Запоминающее устройство с обходом дефектных элементов памяти
Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Цель изобретения - повышение надежности устройства. Изобретение позволяет использовать ЗУ с дефектными элементами памяти, которые могут быть распределены во всех разрядах слов ячеек памяти блока памяти, при этом схема соединений не зависит от локализации дефектов. Устройство содержит блок памяти с избыточным количеством разрядов, три блока памяти, в которых хранятся коды адресов ячеек памяти и элементов памяти с дефектами , группы элементов И, элементов ИЛИ и преобразователи двоичного кода в код Джонсона, управляющие коммутацией разрядов блока памяти с избыточным количеством разрядов и регистра числа. Устройство также содержит регистр адреса и дешифратор адреса. 1 ил. 1 табл.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (50 4 G 11 С 29 00
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
/ CF ;,„
/ " " 3у
ОПИСАНИЕ ИЗОБРЕТЕНИЯ.
К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ (21) 4135827/24-24 (22) 09.10.86 (46) 07.04.88. Бюл. № 13 (72) О. А. Алексеев (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 907587, кл. G ll С 29/00.
Авторское свидетельство СССР № 1283861, кл. G 11 С 29/00, 1985. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С
ОБХОДОМ ДЕФЕКТНЫХ ЭЛЕМЕНТОВ
ПАМЯТИ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Цель изобретения — повышение надежности устройства. Изобрете„„SU„„1387046 А1 ние позволяет использовать ЗУ с дефектными элементами памяти, которые могут быть распределены во всех разрядах слов ячеек памяти блока памяти, при этом схема соединений не зависит от локализации дефектов, Устройство содержит блок памяти с избыточным количеством разрядов, три блока памяти, в которых хранятся коды адресов ячеек памяти и элементов памяти с дефектами, группы элементов И, элементов ИЛИ и преобразователи двоичного кода в код
Джонсона, управляющие коммутацией разрядов блока памяти с избыточным количеством разрядов и регистра числа. Устройство также содержит регистр адреса и дешифратор адреса. 1 ил. табл.
1387046
Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.
Цель изобретения — повышение надежности устройства.
На чертеже изображена структурная схема запоминающего устройства с обходом дефектных элементов памяти.
Устройство содержит регистр 1 адреса, дешифратор 2 адреса, первый блок 3 памяти, имеющий (п+к) -разрядный накопитель (где п — число разрядов хранимых слов; к — максимально допустимое число дефектных элементов памяти в каждой ячейке памяти), второй блок 4 памяти, выполненный, например, в виде блока постоянной памяти и предназначенный для хранения адресов ячеек памяти, имеющих дефектные элементы памяти (разряды), второй блок ((Г II
2 2 2 2 3 7 6 5 4 3 2
О О О О О О О
О О О О О О О
О О О О О О 1
О О О О О
О О О О 1
О О, О 1 1
О О 1 1 1
О 1 1 1 1 1
1 1 1 1 1 1
Устройство работает следующим образом.
Запись числа из регистра ? в блок 3.
На входы регистра 1 адреса и блока 4 подается код адреса, по которому следует записать в блок 3 число из регистра 7. При этом в коде адреса в блоках 5 и 6 записаны коды, определяющие, какие из разрядов (элементы памяти) блока 3 являются дефектными, т.е. в какие разряды блока 3 информация из регистра 7 не должна записываться. Коды исключаемых из коммутации разрядов с выходов блоков 5 и 6 поступают на входы преобразователей 12 и 13, с выходов
О О 0 О
О О О 1
О О 1 О
О О 1 1
О 1 О О
О 1 О 1
О 1 1 О
О 1 1 1
1 О О О памяти, выполненный, например, в виде первого 5 и второго 6 блоков постоянной памяти, причем в блоке 5 хранятся номера разрядов с первым дефектом, в блоке
6 — с вторым дефектом (для случая, когда К=2) . Устройство также содержит и-разрядный регистр 7 числа, первую группу
8 элементов И 8 — 8 4 (для случая, когда и= 8), первую группу 9 элементов ИЛИ l0
9i — 9s, группу 10 элементов И 10 — 10 4, вторую группу 11 элементов ИЛИ 11 — 11, первый 12 и второй 13 преобразователи двоичного кода в код Джонсона.
Устройство имеет адресные входы 14. вход 15 записи-чтения, вход 16 обращения, информационные входы 17 и выходы 18.
Преобразователи 12 и 13 реализуют преобразование двоичного кода в код Джонсона согласно таблице. которых сигналы поступают на входы элементов И второй группы 10. Так, если в выбранной ячейке памяти дефектными являются 9-й и 10-й разряды, либо эта ячейка не имеет дефектных разрядов, на прямых выходах преобразователей 12 и 13 устанавливаются коды 00000000, 00000000. При этом разрешается прохождение кода числа с выходов регистра 7 числа через элеээ менты И 10(, 104, !Оу, 10пь 10пь 10пь 10(9, 10zz соответственно в 1 — 8-е разряды блока 3.
Если в выбранной ячейке один дефектный 1-й разряд, то на прямых выходах
1387046
15
25
35
45
Формула изобретения
50 преобразователей 12 и 3 коды 11111111, 00000000 разрешают прохождение кода числа через элементы И 10 . 105, 108, 10ii, 1014, 1017, 10yp, lOgq во 2 — 9-е разряды блока 3.
Если в выбранной ячейке дефектными являются 1-й и 2-й разряды, то на прямых выходах преобразователей 12 и 13 коды
11111111, 11! 11111 разрешают прохождение кода через элементы И 10g, 106, 10д, 19ig, 1015 10нь 10 1, 10я4 в 10 е разряды блока 3.
Таким образом, информация из регистра 7 числа записывается только в исправные элементы памяти ячейки памяти блока 3 при любой локализации по разрядам.
Считывание числа из блока 3 в регистр числа 7. Считываемое слово ранее записывается по соответствующему адресу в 8 годных (из общего числа 100) разрядах блока 3. При подаче на входы регистра 1 и блока 4 кода адреса на выходах преобразователей 12 и 13 появляются коды, поступающие на соответствующие входы элементов И первой группы 8, реализующие прохождение кода слова из годных разрядов ячейки памяти в разряды регистра 7.
Например, если в выбранной ячейке дефектными являются 9-й и 10-й разряды, либо эта ячейка не имеет дефектных разрядов, на прямых выходах преобразователей 12 и 13 устанавливаются коды 00000000, 00000000. В этом случае разрешается прохождение кода числа с выходов 1 — 8-х разрядов блока 3 через элементы И 8ь 84, 8>, 8ip, 8д, 816, 8 в 8 соответственно в 1 — 8-е разряды регистра 7 числа.
Если в выбранной ячейке один дефектный 1-й разряд, то на прямых выходах преобразователей 12 и 13 коды 11111111, 00000000 разрешают прохождение числа с выходов 2 — 9-х разрядов блока 3 через элементы И 8, 8s 88, 8ii, 8i4, 8iz, 8gp, 8 з соответственно в 1 — 8-е разряды регистра 7 числа.
Если в выбранной ячейке 1-й и 2-й разряды дефектные, то на прямых выходах преобразователей 12 и 13 коды llllllll, llllllll разрешают прохождение и запись кода числа из 3 — 10-х разрядов блока 3 через элементы И 8з, 86, 89, 812у 8ls, 8нь 8, 8 4 соответственно в 1 — 8-е разряды регистра 7 числа.
Запоминающее устройство с обходом дефектных элементов памяти, содержащее первый, второй и третий блоки памяти, регистр адреса, дешифратор адреса, регистр числа, первую группу элементов И и первую группу элементов ИЛИ, причем входы регистра адреса и адресные входы второго блока памяти соединены поразрядно и являются адресными входами устройства. адресные входы третьего блока памяти соединены с выходами второго блока памяти, выходы регистра адреса подключены к входам дешифратора адреса, выходы которого соединены с адресными входами первого блока памяти, вход чтения-записи и вход выборки первого блока памяти являются соответственно входом чтения-записи и входом обращения устройства, выходы элементов И первой группы подключены к входам соответствующих элементов ИЛИ первой группы, выходы которых соединены с входами соответствующих разрядов регистра числа, входы и выходы разрядов регистра числа являются соответственно информационными входами и выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены вторая группа элементов
И, вторая группа элементов ИЛИ и К преобразователей двоичного кода в код Джонсона (где К вЂ” максимальное число дефектных элементов памяти в ячейке памяти), причем первые входы (j+ (к+1) (i — l ) ) -х элементов И первой группы соединены соответственно с выходами (i+j — 1)-го разряда первого блока памяти (где 1 +(к+1) (i — 1) ) -х элементов И первой группы, выход i-го разряда регистра числа соединен с первыми входами (1+(к+1) (i — 1))-х элементов И второй группы, вторые входы ((+ (к+1) (i — ) ) -х элементов И второй группы соединены соответственно с i-ми инверсными выходами соответствующих!-х преобразователей двоичного кода в код Джонсона, прямые i-e выходы (-х преобразователей двоичного кода в код Джонсона соединены соответственно с третьими входами (г+1+ (к+1) (i — 1) ) -x элементов И второй группы, входы разрядов первого блока памяти, кроме первого и последнего, соединены с выходами соответствующих элементов ИЛИ второй группы, вход первого и вход (и+к)-ro разрядов первого блока памяти соединены соответственно с выходом первого и выходом п(к+1)-х элементов И второй группы, входы элементов ИЛИ второй группы подключены к выходам соответствующих элементов И второй группы. 1387046 8й рдзр. 8гэ 10zs Ив 8 8гг Т18 10г!! 0zz 8zf 7а раэр. 8г0 1Ога 11! 10,, 8fs f0„! 10раэр. g ll разр. 8u раэ,а 7а раэр. 6а разр. 5-" раэр. qué раэр. 3Я раэр. 2" раэр! è разр. 6а разр %7 11б 10„ 10!6 8fs 5а раэр. f0f» 1ls в 8fs 10!г f0fs юг Чц разр. 8, 10„11, 8!а 10га su разр. 87 106 107 2й разр. 10, 11, 10 8, 2 104 8, 1Я разр. 10, 10 8 ! У 18 1Z Составитель В. Рудиков Редактор H. Тупица Техред И. Верес Корректор М. Демчик За каз 1225/50 Тираж 590 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 1 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
