Запоминающее устройство с обходом дефектных элементов памяти

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Цель изобретенияповышение надежности устройства. Изобретение позволяет использовать ЗУ с дефектными элементами памяти, которые могут быть распределены во всех разрядах ячеек памяти блока памяти, при этом схема соединений не зависит от конкретной локализации дефектов. Устройство содержит первый блок 3 памяти с избыточным количеством разрядов, второй 4 и третий 5 блоки памяти, в которых хранятся коды адресов ячеек памяти и разрядов с дефектами , мультиплексоры 7, демультиплексоры 8 и элементы ИЛИ 9, которые соединяют входы и выходы блока 3 памяти и регистра 6 числа. Устройство также содержит регистр 1 адреса и дешифратор 2 адреса. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (so 4 G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Я„ -,„

ОПИСАНИЕ ИЗОБРЕТЕНИЯ/ "-: l

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ !

71

12 (21) 4135842/24-24 (22) 09.10.86 (46) 07.04.88. Бюл. № 13 (72) О. А. Алексеев (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 907587, кл. G 11 С 29/00.

Авторское свидетельство СССР № 1283861, кл. G 11 С 29/00, 1985. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С ОБХОДОМ ДЕФЕКТНЫХ ЭЛЕМЕНТОВ

ПАМЯ.ТИ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Цель изобретения— повышение надежности устройства. ИзобреÄÄSUÄÄ1387047 А1 тение позволяет использовать ЗУ с дефектными элементами памяти, которые могут быть распределены во всех разрядах ячеек памяти блока памяти, при этом схема соединений не зависит от конкретной локализации дефектов. Устройство содержит первый блок 3 памяти с избыточным количеством разрядов, второй 4 и третий 5 блоки памяти, в которых хранятся коды адресов ячеек памяти и разрядов с дефектами, мультиплексоры 7, демультиплексоры 8 и элементы ИЛИ 9, которые соединяют входы и выходы блока 3 памяти и регистра 6 числа. Устройство также содержит регистр 1 адреса и дешифратор 2 адреса.

1 ил.

1387047

1О

Формула изобретения

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств.

Цель изобретения — повышение надежности устройства.

На чертеже представлена функциональная схема запоминающего устройства с обходом дефектных элементов памяти.

Устройство содержит регистр 1 адреса, дешифратор 2 адреса, первый блок 3 памяти, имеющий (п+к) разрядов (где и— разрядность слов, хранимых в блоке памяти, к — максимально допустимое число дефектных элементов памяти в ячейке памяти), второй блок 4 памяти, предназначенный для хранения кодов адресов неисправных ячеек памяти, третий блок 5 памяти, предназначенный для хранения кодов номеров неисправных разрядов, и-разрядный регистр 6 числа, и мультиплексоров 7 с (1+К) информационными входами п, демультиплексоров 8 с (1+К) выходами, (п+К вЂ” 2) элементов ИЛИ 9. Устройство имеет адресные входы 10, вход 11 чтения-записи, вход

12 обращения, информационные входы 13 и выходы 14.

Устройство работает следующим образом.

Запись числа из регистра 6 числа в блок

3 памяти.

На входы регистра 1 адреса и блока 4 памяти подают код адреса, по которому следует записать число из регистра 6. При этом в коде адреса в блоке 5 памяти записаны коды, определяющие в какие К из (п+ К) разрядов блока 3 информация из разрядов регистра 6 числа не должна записываться. Допустим, в выбранном слове блока 3 разряды i, l, mй являются дефектными (1(i(I(m(n+K) и К=З, т.е. количество дефектов максимально допустимое для этого К. В этом случае в соответствии с кодами, поступающими с выходов блока 5 на уыравляющие входы демультиплексоров 8, п разрядов регистра 6 соединяются соответственно с разрядами блока 3 с 1-го по (i — 1) -й, с (i+1) -ro по (f — 1) -й, с (1+1) -го по (m — 1) -й, с (гп+1) -ro по (и+К) -й выбранной ячейки памяти.

Таким образом, в дефектные разряды (элементы памяти) ячейки памяти блока 3 информации из регистра 6 числа не записываются. При этом локализация дефектов несущественна, т.е. дефекты могут быть в любом из разрядов ячейки памяти.

Считывание числа из блока 3 в регистр

6 числа.

Считываемое слово было ранее записано по соответствующему адресу в и годных, из общего числа (п+К), разрядах блока 3.

При подаче на входы регистра 1 и блока 4 кода адреса на выходах блока 5 появляются коды, поступающие на соответствующие управляющие входы мультиплексоров 7.

При этом на выходы мультиплексоров 7 подключаются выходы соответствующих разрядов блока 3 памяти. Так, если в выбранном слове дефекты в i, E, m-м разрядах блока 3, то на выходы мультиплексоров 7 подключаются соединенные с их информационными входами выходы с 1-ro по (i — 1) -й, с (i+1) -ro по (f — 1) -й, с (1+1) -го по (m — 1)-й и с (m+1) -ro по (п+К) -й разрядов блока 3. С этих разрядов блока 3 производится запись числа в п разрядов регистра 6 числа.

Информация с дефектных разрядов (элементов памяти) на выходы мультиплексоров

7 не поступает. При этом также локализация дефектов несущественна. Важно, чтобы количество дефектных элементов памяти было не более К.

Запоминающее устройство с обходом дефектных элементов памяти, содержащее первый, второй и третий блоки памяти, регистр адреса, дешифратор адреса, регистр числа, мультиплексоры и элементы ИЛИ, причем входы регистра адреса и адресные входы второго блока памяти соединены поразрядно и являются адресными входами устройства, адресные входы третьего блока памяти соединены с выходами второго блока памяти, выходы регистра адреса подключены к входам дешифратора адреса, выходы которого соединены с адресными входами первого блока памяти, вход чтения-записи и вход выборки первого блока памяти являются соответственно входом чтения-записи и входом обращения устройства, входы и выходы разрядов регистра числа являются соответственно информационными входами и выходами устройства, отличаюи ееся тем, что, с целью повышения надежности устройства, в него введены демультиплексоры, причем входы разрядов регистра числа соединены с выходами соответствующих мультиплексоров, информационные входы i-го мультиплексора соединены с выходами с i-ro по (1+К)-й разрядов первого блока памяти (где 1(i(n); и — количество разрядов регистра числа; К вЂ” количество допустимых дефектных элементов памяти в каждой ячейке памяти), управляющие входы мультиплексоров соединены с соответствующими выходами третьего блока памяти, выходы разрядов регистра числа соединены с информационными входами соответствующих демультиплексоров, управляющие входы которых подключены к соответствующим выходам третьего блока памяти, выходы i-го демультиплексора, кроме первого выходы первого демультиплексора и последнего выхода и-го демультиплексора, соединены через соответствующие элементы ИЛИ с входами с

1387047

Составитель В. Рудаков

Редактор О. Головач Техред И. Верес Корректор В. Бутяга

Заказ 1225/50 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

i-го по i+K)-й разрядов первого блока памяти, первый выход первого демультиплексора подключен к входу первого разряда первого блока памяти, вход (п+К)-го разряда которого соединен с (К+1) -м выходом и-го демультиплексора.