Устройство для вычисления функции вида f( @ )= @

 

Изобретение относится к вычислительной технике и может быть использовано в .системах управления гибкими автоматизированными производствами, технологическими процессами в специализированных вычислительных устройствах . Цель изобретения - повьшение быстродействия. Изобретение позволяет в несколько десятков раз повысить ,. скорость извлечения корня третьей степени и реализует умножение результата на вещественный коэффициент. Повышение скорости преобразования достигается за счет декомпозиции алгоритма развертки на,два этапа. На первом этапе развертка ведется крупным шагом в некотором среднем q-м разряде и приращение функции осуществляется квантами На втором этапе ведемся развертка мелким шагом в младшем fj -м разряде, а приращениефункции реализуется квантами 2. Для достижения поставленной цели в устройство введены два коммутатора 6 и 10, -третий 11 и четвертый 12 регистры, .два элемента ШШ 13 и 23., второй триггер 18, четвертый элемент 22 задержки , третий элемент И 24. Дополнительно введенное оборудование позволяет осуществить переход к развертке мелким шагом путем сдвига в первом коммутаторе 6 значения длины интервала постоянства на ( Л-д) разрядов в сторону младших. После вычисления текус iS (/) щего значения функции F(t) а реализуется возврат к развертке ным шагом. 4 ил. круп4 И 00 о (

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (51)4 G 06 F 7 552

KEC(1 Р."-11. А Я

:13,"," ггЙЬ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4180808/24-24 (22) 15.01 ° 87 (46) 23.08.88. Вюл. N - 31 (71) Гомельский конструкторско-технологический и экспериментальный инсти-! тут по техническому перевооружению и подготовке производства (72) Г. И. Кашалов (53) 681. 325 (088.8) (56) Авторское свидетельство СССР

1Ф 949654, кл. G 06 F 7/552, 1982.

Авторское свидетельство СССР

N 1129609, кл. С 06 F 7/552, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ ВИДА F(t) = à f t (57) Изобретение относится к вычислительной технике и может быть использовано в системах управления гибкими автоматизированными производствами, технологическими процессами в специализированных вычислительных устройствах. Цель изобретения — повышение быстродействия. Изобретение позволяет в несколько десятков раз повысить .. скорость извлечения корня третьей степени и реализует умножение резуль» тата на вещественный коэффициент.

Повышение скорости преобразования достигается за счет декомпозиции алгоритма развертки на два этапа. На первом этапе развертка ведется "крупным" шагом в некотором "среднем" q-м разряде и приращение функции осуществляется квантами 2 1; На втором этапе ведешься развертка "мелким" шагом в младшем 9 -м разряде, а приращение функции реализуется квантами 2 . Для достижения поставленной цели в устройство введены два коммутатора 6 и 10, третий 11 и четвертый 12 регистры, два элемента ИЛИ 13 и 23, второй триг гер 18, четвертый элемент 22 задержки, третий элемент И 24. Дополнитель- 3 но введенное оборудование позволяет осуществить переход к развертке "мел- M 4

1I ким шагом путем сдвига в первом коммутаторе 6 значения длины интервала постоянства на (S-Ч) разрядов в сто- Я рону младших. После вычисления текущего значения функции F(t) = à t ®" реализуется возврат к развертке "круп- 14 г ным" шагом. 4 ил. М

1418709

Разность

45 а S, (j) = L;(j+»-Ь;(j) - Ь q „(» названа правым j-м локальным трендом

i-го разряда. разность первого порядка локальных 50 трендов равна а S; (j) - а S; (j+» Ь 8; (3)d3Ц = С

1 1 где С; — константа.

В общем виде метод развертки функции "крупным" и "мелким" шагами запи.сываются следующим образом: (2)

Изобретение относится к вычислительной технике и может быть исполь- зовано в системах управления гибкими. и автоматизированными производствами

5 технологическими процессами, в специализированных вычислительных устрой- . ствах.

Цель изобретения — повышение быстродействия. 10

На фиг ° 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 — то же первого коммутатора; на фиг. 3 — то же, второго коммутатора; на фиг. 4 — временная диаграмма работы устройства.

Устройство содержит первый счетчик 1, первый регистр 2, второй регистр 3, первый 4 и второй 5 накапливающие сумматоры, первый коммутатор 20

6, комбинационный сумматор 7, схему

8 сравнения, второй счетчик 9, второй коммутатор 10, третий регистр 11, четвертый регистр 12, первый элемент

ИЛИ 13, первый триггер 14, генератор 25

15 тактовых импульсов, первый и ВТо рой элементы И 16 и !7, второй триггер 18, элементы 19-22 задержки, второй элемент ИЛИ 23, третий элемент

И 24, вход 25 устройства. 30

Принцип работы устройства базируется на следующих положениях.

Ъ Г-, Для функции F(t) = à gt взаимо- 3 образной является функция P(t) - а 35 дискретный аналог которой с „рассматривается на сетке + 9 = its пЬ р . п

" О. 1 " "hq = 2 ° Меандр 1-ro разряда функции F(t) состоит из участков аргумента - интервалов постоянст- 40 ва (L",(j)), на которых значение i-ro разряда не изменяется. За интервал постоянства L;(j ) .функция F(t) изменяется на квант 2 . (p) d S (P-»+d S (p-» ф I % т. (р+1)-L (p)+d S>(p), р+т р„- K ()

n=o

F(t g - F(tZÄ ) + 2 ф р

Этап I (3) %-

1 „()+»-1 (р+1)/2 -C i

t.1 +z t f 1 9Й

Этап II

"р+ tc (4)

При этом t ; t<,; F(t, )

- F(t ).

Ph l

На втором этапе осуществляется, развертка "мелким" шагом - интервалами постоянства L>(j+1) интерполирующей прямой с производной V, +f

Ф

: 2 /Ь (р+» . Преобразование заканчивается когда

Ь

t >+z t< ° (5)

В схеме устройства (фиг. 1) значение результата F(t) à St вычисляет3Г ся в счетчике 1 и хранится в регистf ре 2, и S (р-» — .хранится в регисто ре 3, локальный тренд d Я (р) и ин тервал постоянства Ь (р+» вычисляют» ся соответственна в накапливающих сумматорах 4 и 5, значения, аргументов и t + вычисляются в сумматоре

7, а хранятся соответственно в регистрах 11 и 12, значение аргумента t

1 вычисляется в счетчике 9, счетные (входные) импульсы поступают на вход

25 устройства. р(° ) F(t )+2 где С +,- константа.

Так как преобразование ведется на

)р сетке Яь t . 1Ь, 1 О, 1,2,..., .

h> 2 )(1 О, 1, 2...), то в качестве начальных используются значения интервала постоянства, локального тренда и т.д., соответствующие узлу ь (На первом этапе осуществляется развертка "крупным" шагом - интервалами постоянства q-го разряда функции зГ а 1t, Переход ко второму этапу осуществляется, когда выполняется условие

3 14187

Устройство работает следующим образом.

В исходном состоянии в счетчик 1 ь -е>э записан двоичный код F(t, ) = а2 в регистре 3 — двоичный код h. S<(p-1)=

-ы1

- ба 2, в накапливающий сумматор

4 — код а Я, (р-1) = ба 2 (р-1), в накапливающйй сумматор 5 — код L<(p)=

= ба 2 Ч (3 + Зр + 1), в регистр 10

11 — код „= а 2 1 (р+1), в счетчик 9 записан код h1, = 2, реги- . стры 2 и 12, триггеры 14 и 18 — обнулены (р = (а2Ч "), где () — целое с недостатком. 15

Первый счетный импульс поступает с входа устройства на синхровход первого счетчика 2, в который переписывается содержимое первого счетчика 1, и на вход пересчета второго 20 счетчика 9, увеличивая его содержимое на квант 2 . Пройдя четвертый элемент 22 задержки, счетный импульс обнуляет младшие (%-q) разрядов счетчика 1. По заднему фронту счетного 26 импульса первый триггер 14 переключается в единицу, которая поступает на первый и второй элементы И 16 и

1.7. Элемент И 17 открыт сигналом логической "1" с инверсного выхода вто- 30 рого триггера 18. Б этом случае тактовые импульсы (синхросерии С с пе" .риодом О ) с генератора 15 тактовых импульсов через открытый элемент И 17 поступают на вход разряда с весом

2 первого счетчика 1, увеличивая его содержимое на квант 2 1 .

Тактовый импульс поступает также на тактирующий вход первого сумматора 4, в котором осуществляется сло- 40 жение его содержимого (Ь S (p-l)) с кодом второго регистра 3 (а Б (р-1)) и вычисление, таким образом, локального тренда д Я (р) . Спустя время, равное времени сложения в сумматоре 45

4, тактовый импульс с выхода второго элемента 20 задержки поступает на тактирующий вход второго сумматора

5, в котором вычисляется текуший интервал постоянства 1,1(р+1).

Единица с инверсного выхода второго триггера 18 поступает на входы первого 6 и второго 10 коммутаторов.

В этом случае на вход первого слагаемого третьего сумматора 7 поступает код L<(p+1) с выхода первого коммутатора 6, а на вход второго слагаемого — код, находящийся в регистре 11.

В сумматоре 7 выполняется операция

09

4 сложения, в результате которой вычисляется значение t ° Если код с вы% хода третьего сумматора 7 меньше кода со второго счетчика 9, то на выходе схемы сравнения остается логический "0" и код с выхода сумматора 7 записывается в третий 11 и четвертый

12 регистры. Появление на выходе схемы сравнения логической "1" переключает в единицу второй триггер 18.

Логический "0" с инверсного выхода триггера 18 закрывает второй и третий элементы И 17 и 24, а логическая

"1" с прямого выхода открывает первый элемент И 16. На этом этап I закан-. чивается °

Через первый элемент И 16 тактовые импульсы (синхросерия С, с периодом

С, = c, /2) поступают на вход пересчета с весом 2 первого счетчика l.

Единица с прямого. выхода второго триггера 18, поступая на первый 6 и второй 10 коммутаторы, осуществляет подачу кода с выхода второго сумматора

5 на вход первого слагаемого третьего сумматора 7 со сдвигом на (-q) разрядов в сторону младших, а на вход второго слагаемого подается код с ре-: гистра 12.

В результате на выходе третьего A сумматора 7 появляется код с, Развертка "мелким" шагом осуществляется до тех пор, пока код с выхода второго счетчрка 9 меньше кода с выхода третьего сумматора 7. При появлении на выходе схемы 8 сравнения единицы второй триггер 18 переключается в ноль и срабатывает счетный триггер

14, логический "0" с выхода которого запирает первый и второй элементы И lá и 17. На этом вычисление функции

3( а t заканчивается. При поступлении следующего счетного импульса повторяется описанный вьппе. вычислительный процесс.

Формула изобретения

Устройство для вычисления функцчи з вида F(t) = à Vt, содержащее два счетчика, два регистра, три сумматора, схему сравнения, три элемента задержки, первый триггер, два элемента И, генератор тактовых импульсов, первый выход которого соединен с первым входом первого элемента И, второй вход которого пОдключен к прямому выходу

14187 первого триггера, выход первого элемента И соединен с входом первого элемента задержки и с входом >-го младшего разряда первого счетчика, разрядные выходы которого подключены к информационным входам первого регистра, вход и выход второго элемента задержки подключены соответственно к тактирующим входам первого и второго накапливающих сумматоров, разрядные вЫходы первого из которых соединены с информационными входами второго накапливающего сумматора, о т л и— ч а ю щ е е. с я тем, что, с целью повышения быстродействия, в него вве. дены два коммутатора, третий и четвертый регистры, два элемента ИЛИ, второй триггер, четвертый элемент задержки, третий элемент И, а третий gp сумматор выполнен комбинационным, причем разрядные выходы второго регистра соединены с информационными вхо. дами первого накапливающего сумматора, выход второго элемента И подклю- 25 чен к тактирующему входу первого на" капливающего сумматора, к входу q-ro; разряда первого счетчика и к входу третьего элемента задержки, выход которого соединен с синхровходом третьего регистра и первым входом третьего элемента И, информационный вход устройства соединен с сихровходом первого регистра, с первым входом первого элемента ИЛИ, с входом младmего разряда второго счетчика и через четвертый элемент задержки — с входом сброса младших 3 -q разрядов первого счетчика, первый, второй и

09 6 третий входы второго элемента И соединены соответственно с.вторым выходом генератора тактовых импульсов, прямым выходом первого триггера и инверсным выходом второго триггера, подключенного к второму входу третьего элемента И и к первым управляющим входам первого и второго коммутаторов, вторые управляющие входы которых, второй вход первого элемента

ИПИ и третий вход первого элемента И подключены к прямому выходу второго триггера, вход которого соединен с выходом схемы сравнения, первая и вторая группы входов которой соединены соответственно с разрядными выходами комбинационного сумматора и второго счетчика, выходы третьего и четвертого регистров соединены с первой и второй группами информационных входов второго коммутатора, выход которого и выход первого коммутатора подключены к одноименным входам слагаемых комбинационного сумматора, разрядные выходы которого подключены к информационным входам третьего и четвертого регистров, выход третьего элемента И соединен с первым входом второго элемента ИЛИ, второй вход и выход которого подключен соответственно к выходу первого элемента sa держки и синхровходу четвертого реги- стра, выход nepBoro элемента ИЛИ соединен с входом первого триггера, pas рядные выходы второго накапливакицего сумматора соединены с информационными входами первого коммутатора. 4)8?09 шие Ю мр/юо

ЮЯО

OpCZ F шие зр дад . сраеаДфИЯт игге а fE

pQ8. 2

РЮ80 ара7

Фиг .7

1418709! 1

Составитель Г. Кашалов

Г. Волкова Техред И.3ерес Корректор

Г. Решетник

Редактор

Заказ 4154/46 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4