Устройство для вычисления функции @ 1-х @
Изобретение относится к вычислительной технике и может быть использовано при по строении цифровых вычислительных машин специального и общего назначения. Целью изобретения является упрощение устройства. Цель достигается тем, что в устройство, содержащее три регистра 2, 6, 9 и сумматор 5, введен триггер 7, две группы элементов И 4, 10. В результате ис-. ключения ряда элементов из прототипаустройство оказывается существенно проще. 1 ил., 1 табл.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН (51)4 G 06 F 7 552
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (хi ..х
Q 0
ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ.-(21) 3982248/24-24 (22) 29.11.85 (46) 30.08.88. Бюл. № 32 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е.Золотовский и P.Â.Êîðîáêîâ (53) 681.325(088.8) (56) Авторское свидетельство СССР № 1137465, кл. С 06 F 7/552, 1983.
Авторское свидетельство СССР № 1168921, кл. G 06 F 1/02, 1983.
Авторское свидетельство СССР № 1405052, кл. G 06 Р 7/552, 1985.
ue>< 1420600 Пример. Пусть Х = О, 10011101, тогда 1 — Х = О, 1001111110110111 и Y = 1 — Х = 0,11001010 0011 (cM. таблицу) . Изобретение относится к вычисли- тригге 7 ( ггера (младший разряд) и выхотельной технике и может быть исполь- дов 13 регистра 9 (старшие разряды) . эовано в вычислительных машинах для При необходим о ходимости с выхода 12 может аппаратного вычисления функции т 1 -Х . быть с ° 5 "" читан последовательный код ре Целью изобретения является упроще- зультата, ние устройства. Устройство работает следующим обНа чертеже приведена схема устрой- разом. ства. Перед началом вычислений в реустройство содержит: вход 1 аргу- 1р гистр 2 запись ывается аргумент Х, тригмента, регистр 2 аргумента, вход 3 гер 7 сброшен в состояние 1, в реФФ f1 сдвига, первую группу элементов И 4, гистр 6 записывается ко 111...1100, сумматор 5, буферный регистр 6, триг- 00 (в младших ге 7 вхо 8 адших разрядах записываются р гер, вход 8 синхронизации, регистр нули в остальнь тальных единицы) . Вычисле9 результата, вторую группу элемен- 15 ние одного ра ч тов И 10 вхо зряда функции произвотов И, вход 11 логического нуля, дится за один цикл. Т л. ак как все цикоды, результата. лы аналогичны о гр ан ограничимся рассмотАргумент Х с входа 1 устройства рением некотор оторого i-го цикла, записывается в регистр 2 аргумента. Регистр 2 представляет собой обычный 2р Цикл начинается с подачи сигнала и-разрядный регистр сдвига влево. Уп- С1 на вход 3 П вход . о этому сигналу ранее равление сдвигом осуществляется сиг- вычисленные р азряды в регистре 9 Y налом, поступающим на вход 3 устрой- сдвигаются влев В во. младшии разряд ства. Выходы регистра 2 через первую регистра 9 записывается (i-1)-й раз- . группу элементов И 4 соединены с вхо- 25 ряд Y. Триггер 7 переходит в состоядами сумматора 5 буферного регистра 6. ние "1". Одновременно в регистре 2 Триггер 7 представляет собой обычный происходит сдвиг аргумента Х. В реD -тригге . Его вхо S гистр 6 записывается предыдущая сумвходом .3 сдвига устроиства, вход С ма S,. — 1 из сумматора со сдвигом на синхронизации соединен с входом 8 3р 2 разряда в сторону старших разрядов. устройства инфо ма онный P ци вход D По завершении сдвига на выходах групсоединен с выходом знакового разряда пы элементов И 4 формируется частичсумматора 5. Единичный выход тригге- ный квадра Х . т ., на выходах группы ра 7 соединен с вхо ом с . д умматора 5 элементов И 10 формируется частичный (и+4)-M аз я ом) в р р д ), входом регистра 9 5 квадрат У12, которые поступают в сум-. и входами второи группы элементов И матор 5, где формируется сумма S 10. Регист 9 Э собой обычный р результата представляет По завершении суммировани 8 я на вход со о о ычный регистр сдвига влево. поступает сигнал С2, Если сумма S . правление сдвигом осуществляется по отрицательна с ьна, состояние триггера 7 входу 3 устройства. При сдвиге код и О не меняется. Если Б 7 О, триггер 7 из триггера 7 записывается в (n-1)-й переходит в состояние "О" и Y = О, разряд регистра 9. Выходы регистра 9 По затухании переходных процессов через вторую группу элементов И 10 цикл завершен. Внбвь подается сигнал соединены с входами 4, 5, ..., (п+2)- С1, и выполняется следующий цикл. го разр ов с ато а 5 Н яд умм р 5. На нулевои 45 Нетрудно заметить, что устройство вход устройства 11 постоянно посту11 выполнено таким б пает сиг м о разом, что поддерсигнал О . Сумматор 5 представ- живается равенство ляет собой обычный (2п+2)-разрядный X2 + Y2 — 1 = О. параллельный комбинационный сумматор. Текущий разряд функции Y формируется Регистр 6 представляет собой обычный в триггере 7 и с его выхо sp о выхода поступаи )-разрядный регистр суммы. Уп- ет на выход 12 и в регистр 9. По равление записью суммы в него произ- окончании п+1 цикла с выходов 12, 13 водится по вхо 3 Вь о 5 сое ду . и ды сумматора может быть считая параллельный уе динены с входами регистра 6 с и р езультат и код а. перекосом на 2 разряда, благодаря че у осуществляется сдвиг суммы на . 55 2 разряда в сторону старших разрядов. По завершении вычислений искомая функция У считывается с выхода 12 1420600 Цикл t RG6 13»»»» 00000000 ЛС2 100»101 Тр7 а 1 RC9 а 0000000 Rl » 010!1 301 Тт 0000000001 S,т 0 5 0000000000010» 101 По сигналу С2 По сигналу Ct Тр7 О Хорракцна $» »0000000000 01013 301 Цикл 2 RC6 Ilt»tlt01 0»10100 ЛС2 00131010 Tp7 t Хс S co По сигналу Сг По сигналу С2 S co По сигналу С2 По сигналу Сl 10301000 Хс S+то Ifo сигналу С2 Do скгналу CI BS a Тй 100 10000 0000011001 Хор рекцнн Sс 000000 l 00100» 0О0О S5»»»ООООО0»ОООО SSr0 Тр7 а О По сигналу С2 По сигналу Сl Цикл 6 RG6»»000000»000000 тр7 - I RG2 10t000O0 RG9 000» 00 0» 00000 . Тт 0000» 0001 S СО 85 t3 1111001000100000 тр7- О По сигналу С2 По сигналу Ct g3ouf 7 RG6 1 » 100»00010000000 RG2 01000000 Тр7 1 RG9 00»001 Bl » т 00000000 Sòò 0 Тр7» О тр7По сигналу С2 RG9 0»0010 По сигналу Cl Цикл 8 BG6 а»00100010000000000 RG2 10000000 а 3 а 5 а 5 СО З»»»Î10»ОООООО Цнтл 9 RG6 131010»01000000000 Тр7 ЛС2 - ОООООООО тр7 - 1 Оо сигналу CZ По сигналу Cl RC9 »00103 аХ«ираклии Х 00000000 Тт 01.1 0010301 S 0101000010000000000 S5 то ! По сигналу С2 S3 а 1»010»01000000000 Тру О Считываем реэулътат sss RG9 и Тр7 Т 0,13001010. Тт а 0000000001 S a t 1 1» 1» 1001 110100 S 1»»»»00»10100 Пикл 2. ЛС6 1»»»00»1010000 Та а 000000010t S 1»»11»0»010000 5 »! 3!»»0»010000 Цикл 4 RG6»»»10»0l000000 Мт » 0000001101 S 0000001000»1O1OO0 Хоррекцин Sс»13»10»»101000 Цикл 5 RG6 t»lt0331310100000 Тс» »000»00101 S 000010»0310000000 Хоррекцнл S 31» 00100010000000 О 10000000 00110010001 »!»01011010000000 тр7 1 ЛС2 0»10100 Тру t ЛС9 000000t тр7 а ! BG2 » 101000 Тр7 .RC9 00000» тр7 - О RC2 110t0000 Тру I RC9 0000»О 5 1420600 6 Формула изобретения тата выхоыэлеме Составитель В.Сычев Техред М.Ходанич Корректор N.Âàñèëüåâà Редактор М.Циткина Заказ 4331/54 Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-полиграфическое прецприятие, r. Ужгород, ул. Проектная, 4 Устройство для вычисления функции П вЂ” Х, содержащее регистры аргумен5 та, результата, сумиатор, буферный регистр, две группы элементов И, триггер, причем входы сдвига всех регистров и вход установки триггера подключены к входу сдвига устройства, 10 информационный вход регистра аргумента подключен к входу аргумента уст-: ройства, выходы разрядов регистра результата и выход триггера образуют выход результата устройства, вход синхронизации триггера является входом синхронизации устройства, прямой выход первого старшего разряда регистра аргумента подключен к первым входам элементов И первой группы, ин- 2О версный выход второго разряда регистра аргумента подключен к второму входу второго элемента И первой группы, прямые выходы с второго по п-й разрядов регистра аргумента подключены к 2б вторым входам первого и с третьего по п-й элементов И первой группы соответственно, выход триггера подключен к вторым входам элементов И второй группы и к последовательному ин- -.О формационному входу регистра резуль9 нтов И второй группы соединены с входами с четвертого по (n+2)-й разрядов первого слагаемого сумматора, вход второго слагаемого которого подключен к выходу буферного регистра, а выходы с третьего по (2п+2)-й разрядов сумматора подключен к информационным входам с первого по 2п-й разрядов буферного регистра, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, выходы с первого по (n-2)-й разрядов злеиентов И первой группы подключены к входаи с (n+5)-го по (2п+2)-й разрядов первого слагаемого суиматора, выходы (и-il)-го и n-ro разрядов элементов И первой группы подключены к информационным входам (2п+1) и (2n+2)-го разрядов буферного регистра соответственно, выход триггера подключен к входу (и+4)-ro разряда первого спагаемого сумматора, первый, второй, третий и (п+3)-й разряды входа первого слагаемого сумматора соединены с входом логического нуля устройства, выход первого разряда сумматора соединен с информационным входои триггера, прямые выходы регистра результата соединены с первыми входами элементов И второй группы.
