Устройство для вычисления модуля вектора

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях . Целью изобретения является повьш:ение быстродействия за счет предварительного параллельного суммирования составляющих аргументов вектора. Устройство содержит сумматоры 1,2, блоки преобразования многоразрядного кода 3,4,блок 5 выявления максимума, вход 6 первого аргумента, вход 7 второго -аргумента, выход 8 результата , стробирующий вход 9, Устройство реализует следующую аппроксимирующую зависимость: /X/ 7/8/Х/ + 1/2 /Y/ I/2/X/ + 7/8 /Y/ /У/ 4 X + Y макс 3 ил. о

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5l) 4 G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

3 ил.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4184593/24-24 (22) 19 ° 01,87 (46) 07 ° 10.88. Бил. Р 37 (72) В.Е.Козлов и И.Л.Поликаккин (53) 681.325 (088.8)

-(56) Авторское свидетельство СССР

11 997034, кл. С 06 F 7/552, 1983.

Авторское свидетельство СССР

Р 1260950, кл. С 06 F 7/552, 1985, (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ

ВЕКТОРА (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Цельи изобретения являетÄÄSUÄÄ 1429112 А 1 ся повыиение быстродействия за счет предварительного параллельного суммирования составляищих аргументов вектора. Устройство содержит сумматоры 1,2, блоки преобразования многоразрядного кода 3,4,блок 5 выявления максимума, вход 6 riepaoro аргумента, вход 7 второго аргумента, выход 8 результата, стробирующий вход 9, Устройство реализует следующую аппроксимирувщуи зависимость:

Ixl

1Х* Y = макс 7/Я/XI + I/2 1 к/

1/2/Х/ + 7/8 / У/

/v/

1429112

20

Устройство для вычисления модуля вектора, содержащее блок выделения максимума, два сумматора, о т л и "

25 ч а ю щ е е с я тем, что, с целью

30 (X(35

Х +У. = макс (Х(+ — IY(;

7 1

8 2 (X(+ — (Y(.

1 7

2 8 (Y(40

На входы первого и второго аргументов

6 и 7 поступают двоичные коды (X/, и

/Y1. На входы преобразователя 3 поступают коды /Y//2, /Х//2, (Х//4, 45 (Х//8 ° которые образуют четырехстрочную кодовую матрицу /KM/ И = /Y/ /2 + . + 7/Х(/8.

Фиг.3 иллюстрирует процесс преобразования KM Rl с помощью первой группы сумматоров 10 до трехстрочно" KM за один такт работы одноразрядного сумматора и с помощью второй группы сумматоров 11 до двухстрочной КИ, которая первым сумматором 1 преобразуется в однострочный, код результата за п тактов работы одноразрядного сумматора.

Изобретение относится к вычисли тельной технике и может быть использовано в специализированных вычисли телях.

Целью изобретения является повыщение быстродействия за счет предварительного параллельного суммирования составляющих аргументов вектора.

На фиг.l представлена структурная схема устройства; на фиг.2 — пример реализации блока преобразования многорядного кода при разрядности аргумента 4; на фиг.3 — процесс преобразования кодов в блоке преобразования многорядного кода, Устройство содержит первый 1 и второй 2 сумматоры, первый 3 и второй 4 блоки преобразования многорядного кода, блок 5 выявления. максимума, вход 6 первого аргумента, вход 7 второго аргумента, выход 8 результата, стробирующий вход 9.

Блок преобразования многорядного кода содержит (и+1) одноразрядных трехвходовых сумматоров 10...,.,10„ < первой группы и и одноразрядных трехвходовых сумматоров 11 ...,,11„ второй группы.

Устройство функционирует следующим образом.

Устройство реализует следующую аппроксимирующую зависимость

На фиг,3 точками обозначены двоичные разряды кодов соответствующего веса. Рамки окружают разряды, подавае" мые на входы сумматоров. Номера щагов преобразования поставлены возле горизонтальных линий.

Аналогичным образом одновременно в блоке 4 преобразования многорядного кода и во втором сумматоре 2 формируется значение R2=/Х//2 + (7/Y(/8.

Значения (X(, Rl, R2, (Y l записываются в регистры блока 5 выделения максимума и по сигналу, подаваемому на стробирующий вход 9, производится сравнение, в результате чего на выходе 8 результата образуется значение Аункиии /Х + 1 *.

Формула изобретения повыщения быстродействия эа счет предварительного параллельного суммирования аргументов, в него введены два блока преобразования многорядного кода, причем вход первого аргумента устройства соединен со сдвигом соответственно на один, два и три разряда в сторону мпадиих разрядов с вхо," дами первого, второго и третьего аргументов первого блока преобразования многорядного кода, вход второго аргумента устройства соединен со сдвигом соответственно на один, два и три разряда в сторону мпадщих разрядов с входами первого, второго и третьего .аргументов второго блока пре; образования многорядного кода, входы первого и второго аргументов устройства соединены со сдвигом на один разряд в сторону младптих разрядов с входами четвертых аргументов соответственно первого и второго блоков преобразования многорядного кода, первый и второй выходы первого блока преобразования мно орядного кода соединены соответственно с входами йервого и второго слагаемых первого сумматора, первый и второй выходы второго блока преобразования много- рядного кода соединены с входами соот ветственно первого и второго слагаемых второго сумматора, выход первого сумматора, выход второго сумматора, вход первого аргумента устройства, 3 1429 вход второго аргумента устройства соединены с входами аргументов соответственно с первого по четвертый блока выделения максимума, стробирувщий вход и выход результата которого соединены с соответствующими одноименными входами и выходом устройства, причем каждый блок преобразования многорядного кода содержит первув группу из и+1 одноразрядных трехвходовых сумматоров и вторую группу из и одноразрядных трехвходовых сумматоров (и — разрядность аргументов), причем входы первых слагаемых сумматоров пер-15 вой группы с второго по (n+I)-й соединены с разрядами соответственно с первого по п-й,входа четвертого аргумента блока преобразования многорядного кода, входы вторых слагаемых gg сумматоров первой группы с второго по (и+1)-й соединены с разрядами соответственно с первого по и-й входа второго аргумента блока преобразования многорядного кода, входы третьих 25 слагаемых сумматоров с второго по (n-1)-й соединены с соответствуищими разрядами входа второго аргумента бло112 к а преобразования многорядного кода, входы первого и второго слагаемых пер-. вого сумматора соединены с младщим разрядом соответственно входов второго и третьего аргументов блока преобразования многорядного кода, выходы сумм сумматоров первой группы с второго по (n+I)-й соединены с входами первых слагаемых сумматоров второй группы соответственно с первого по п-й, выходы переносов сумматоров первой группы с первого по п-И соединены с входами вторых слагаемых сумматоров второй группы с первого по п-й, выходы суммы сумматоров второй группы с второго по и-й и выход переноса (и+1)ro сумматора первой группы соединены r с первым выходом блока преобразования многорядного кода, разряды с второго по(п-I)-й входа третьего аргумента которого соединены с входами третьих слагаемых сумматоров второй группы с первого по (п-2)-й, выходы переносов сумматоров второй группы соединены с вторым выходом блока преобразования многорядного кода.

1429112 г4гюгюгргег Уг гг Я

7 г !УУ

Ф ° Ф °

° ° ° — ill

У

7(fsl

2(fg f

J(fg) ° ° ° ° 4 4 ° °

Составитель С. Куликов

Техред N.Äèäûê

Редактор В.Бугренкова

Корректор N.Васильева

Заказ 5125/45

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1!3035, 1!осква, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Пр >ватная,