Устройство для деления
Изобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин специального и общего назначения. Целью изобретения является сокращение аппаратурных затрат . Поставленная цель достигается тем, что устройство для деления, содержащее сумматоры.3, 6, мультиплексор 4 и элемент ИЛИ 10, содержит мультиплексоры 7, 9 и группу элементов ИСКШОЧАЩЕЕ ИЛИ 8 с соответствующими связями. Устройство вьтолняет деление целого числа на числа Мерсенна. 1 табл. 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУ БЛИН
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
4! °
Ю
Ж
С5
ОЪ
4Р.2
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4228661/24-24. (22) 09.03.87 (46) 23.09 ° 88. Вюл. В Зо (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова. (72) В.Е.Золотовский, P.Â.Êîðîáêîâ и О.P.Ñîëîâüåâà (53) 681.33(088.8) (56) Патент США 9 4334285, кл. 364-756, опублик. 1982.
Авторское свидетельство СССР
Ф !097999, кл. G 06 F 7/52, 1983. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычис„„SU„„1425660 А1 (51) 4 G 06 F 7/52 лительной технике иможет быть использовано при построении цифровых вычис-, лительных машин специального и общего назначения, Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается тем, что устройство для деления, содержащее сумматоры 3, 6, мультиплексор 4 и элемент ИЛИ 10, содержит мультиплексоры 7, 9 и группу элементов ИСКШОЧАЮЩЕЕ ИЛИ 8 с соответствующими связями. Устройство выполняет деление целого числа на числа
Мерсенна. 1 табл. 1 ил.
1425660
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах различного назначения.
Целью изобретения является сокра5 щение аппаратурных затрат °
На чертеже представлена схема устройства для деления, Устройство содержит вход 1 разря" 1п
1 дов делимого устройства, выход 2 остатка устройства, сумматор 3, мультиплексор 4, вход 5 константы устройства, сумматор 6, мультиплексор 7, группу, элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8, мультиплек- 5 сор 9, элемент ИЛИ 10, выход 11 частного устройства.
Устройство предназначено для отыскания частного и остатка от деления целого числа х на числа Мерсенна к
2 -1, где К 2, 3, 4... Де лимое х поступает в обратном коде с входа 1 устройства на входы младших разрядов ! сумматора 3, На первые входы старших разрядов и вход переноса младшего 25о разряда сумматора 3 поступает единичный сигнал. В результате на сумматор 3 поступает дополнение х.
Сумматор 3 представляет собой обычный параллельный комбинационный (2n- 1) разрядный сумматор. На вторые его входы, начиная с третьего разряда„ поступает число с выходов мультиплексора 4. Мультиплексор 4 представляет собой обычный сдвигатель на К разрядов". На его информационные входы поступает число Z c е
: выходов и младших разрядов сумматора 3, на управляющие входы поступает число К с входа 5 устройства, Число
Z представляет собой неоткорректированное частное, Коррекция частного . производится в сумматоре 6, Корректирующая поправка формируется в мультиплексоре 7. Мультиплексор 7
Цоп. х = 1111111111111111.010101001110100 11
Z 2 = 0000000000000000. 1110010000011 1100
0000000000000000,00111001000001111
Устройство для деления, содержащее два сумматора, первый мультиплексор и элемент ИЛИ, причем вход разрядов делимого устройства соединен с входами п младших разрядов первого слa †„
На выходах мультиплексора 7 формируются нули, на выходе элемента
ИЛИ 10 сигнал "Hym 1, поэтому элементы 8 пропускают нули без инвер . сии. Корректирующая поправка нулевая, остаток равен нулю. Результат верен. выбирает выходы (n+1), ..., (n+Y) разрядов суммато ра 3 и пропус к ае т их на свои выходы следующим образом (таблица) .
Т.е. выбранные К разрядов периодически повторяются на выходах мультиплексора 7, начиная со старших разрядов. Сигналы с выходов мультиплексора 7 через группу элементов ИСКЛЮЧАЮЦЕЕ ИЛИ 8 поступают на входы сумматора 6 и мультиплексора 9.
Элементы ИСКЛЮЧАЮЦЕЕ ИЛИ 8 управляются элементом ИЛИ 10, Если старшие разряды сумматора 3 не равны нулю, элементы ИСКЛЮЧАЮЦЕЕ ИЛИ 8 инвертируют значения выходов мультиплексора 7. Если значения старших разрядов сумматора 3 равны нулю, на выходах элементов ИСКЛЮЧАЮЦЕЕ ИЛИ 8 формируются нули. Мультиплексор 9 выбирает К младших разрядов слова на выходах элементов 8. Во всех старших разрядах генерируют нули, С выхода
11 считывается частное от деления, с выхода 2 — остаток, Устройства работает следующим образом.
На входы сумматора 3 поступает дополнение х. Число Z, сформированное в младших разрядах сумматора 3, сдвигается на К разрядов в мультиплексо=ре 4 и поступает на вторые входы сумматора 3. В результате сумматор к
3 реализует выражение 2 К вЂ” х.
Младшие разряды результата поступают для коррекции в сумматор 6. IIo старшим разрядамуэлы 7, 8 и ip формируют коррекцию. Мультиплексор 9из Кмладших, разрядов коррекции выделяет остаток.
П р и и е р, Пусть и = 1!, х
i010101i000101101 .К = 2. Частное числ 111001000001111, остаток:улевой.
Промоделируем работу сумматора 3.
Ф о р м у л а и з о б р е т е н и я
1425660
Номер выхода мультиплексора 7 и -2К+1 и-2К и-К-1 и-К+1 и-К и-1
Разряд суммато..В ра 3, проходящий на выход мультиплексора 7 п+1
n+K-1
n+K
n+K-1 ... n+ 1
n+K и+К
Составитель А. Клюев
Редактор Г. Гербер Техред И. Ходанич 1 орректор В. Бутяга
Заказ 4770/46 Тираж 304 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб. ° д. 4/5
Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 гаемого первого сумматора, вход переноса и входы (n-1)-го старшего разряда первого слагаемого которого соединены с входом единичного потенциала устройства, вход константы которо- .
ro соединен с управляющим входом первого мультиплексора, выходы (n-1)-ro старшего разряда первого сумматора соединены соответственно с входами элемента ИЛИ (и-разрядность делимого), о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит второй и третий мультиплексоры, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы и младших разрядов первого сумматора соединены с входами соответствующих разрядов первого слагаемого второго сумматора и с ооответствующими инфор- 20 мационными входами первого мультиплексора,выходы разрядовкоторого соединены соответственно с входами разрядов с третьего по (2n-1)-й второго слагаемого первого сумматора, входы 2б первого и второго разрядов второго слагаемого которого и вход переноса второго сумматора соединены с входом нулевого потенциала устройства, вход константы которого соединен с управляющими входами второго и третьего мультиплексоров, выходы (п-1)-ro старшего разряда первого сумматора соединены соответственно с информационными входами второго мультипл:ксора, входы разрядов которого соецинены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых объединены и соединены с выходом элемента ИЛИ, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с соответствующими
I информационными входами третьего .мультиплексора и входами разрядов второго слагаемого сумматора, выход котороro является выходом частного устройства, выход третьего мультиплексора является выходом остатка устройства.
