Запоминающее устройство с сохранением информации при аварийном отключении питания

 

Изобретение относится к запоминающим устройствам и может быть использовано в специализированных цифровых вычислительных машинах или системах обработки цифровых данных, для сохранения информации при кратковременных перерывах энергоснабжения . Целью изобретения является повышение надежности запоминающего устройства . Устройство содержит блок 1 оперативной памяти.резервный источник 2 питания, элементы 4, 10 развязки , формирователь 6 сигнала блокировки , элемент И-НЕ 5 с открытым коллектором, управляемый стабилизатор 8 напряжения, стабилизатор 9 напряжения, компаратор 11 напряжения. Использование стабилизатора напряжения 9 и второго элемента развязки 10 позволяет избежать скачков напряжения на входе питания блока 1 оперативной памяти при переключении микроо схем памяти из активного режима в режим невыборки из-за большого различия токов потребления микросхем памяти в различных режимах. 3 ил. (Л

СОК)З СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1434504 (51) 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4205999/24-24 (22) 04.03.87 (46) 30.10.88. Бюл. И 40 (72) В.П. Истрати, Я.Г. Иванов и А.Б. Булан

-(53) 681 ° 327.6 (088.8) (56) Авторское свидетельство СССР и 1173448, кл. G 11 С 29/00, 1983.

Авторское свидетельство СССР

У 1179436 кл. G 11 С 29/00, 1984. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С СОХРАНЕНИЕМ ИНФОРМАЦИИ ПРИ АВАРИЙНОМ

ОТКЛЮЧЕНИИ ПИТАНИЯ (57) Изобретение относится к запоминающим устройствам и может быть использовано в специализированных цифровых вычислительных машинах или системах обработки цифровых данных, для сохранения информации при кратковременн»1х перерывах энергоснабжения. Целью изобретения является повышение надежности запоминающего устройства. Устройство содержит блок 1 оперативной памяти резервный источ) ник 2 питания, элементы 4, 10 развязки, формирователь 6 сигнала блокировки, элемент И-НЕ 5 с открытым коллектором, управляемый стабилизатор 8 напряжения, стабилизатор 9 напряжения, компаратор 11 напряжения.

Использование стабилизатора напряжеf ния 9 и второго элемента развязки 10 позволяет избежать скачков нанряжения на входе питания блока 1 оперативной памяти при переключении микро- =

Я схем памяти из активного режима в режим невыборки из-за большого различия токов потребления микросхем памяти в различных режимах. 3 ил.

1434504

2Î

Изобретение относится к .запоминающим устройствам и может быть использовано в составе специализированных цифровых вычислительных MR

5 шин или систем обработки цифровых данных, где требуется сохранение информации при кратковременных перерывах энергоснабжения.

Цель изобретения — повышение на- 10 дежности запоминающего устройства, На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг. 2 — временные диаграммы, поясняющие работу устройства; на фиг.3 --15 принципиальная схема основного ис< точника питания.

Устройство содержит блок 1 оперативной памяти, резервный источник 2 питания, выполненный, например, на конденсаторе, основной источник 3 питания, первый элемент 4 развязки, например, диод, элемент И-НЕ 5 с открытым коллектором, например, микросхема 133ЛА7, формирователь 6 25 сигнала блокировки, вход 7 выборки устройства, управляемый стабилизатор 8 напряжения, стабилизатор 9 напряжения, второй элемент 10 развязки, например, диод, компаратор 11 напряжения и выход 12 разрешения/запрета устройства..

Основной источник 3 питания со (ержит стабилизатор 13 напряжения канала питания логики обрамления, стабилизатор 14 напряжения канала пи-" тания микросхем памяти, выпрямительдатчик 15 сетевого напряжения, пороговый элемент t6, пороговый элемент

17 с логикой ?И на входе, выход коtl торого является выходом сигнала Исправность.БП", элемент 18 задержки, элемент 2И 19, выход которого является выходом сигнала сети".

Устройство работает следующим образом.

Если основной источник 3 питания исправен и напряжение сети находится в пределах допустимых значений, то на выходах стабилизатора 13 нап50 ряжения канала питания логики обрамления и стабилизатора 14 напряжения канала питания микросхем памяти присутствуют номинальные напряжения, пороговый элемент 17 формирует высокий уровень ("1") Сигнала "Исправность БП" (исправность блока пита-. ния). Этот сигнал через элемент 18 задержки поступает на вход элемента

2И l9 на второй вход которого через пороговый элемент 16 подается сигнал от выпрямителя — датчика 15 сетевого напряжения, н результате чего на выходе элемента 2!Л 19 появляется высокий уровень ("1") сигнала "Исправность сети".

Таким образом, нсе устройство питается от основного источника 3 питания, при этом сигнал "Исправность БП" на выходе формирователя 6 сигнала блокировки имеет высокий уровень ("1"), т.е. открывает элемент И-HE 5, через который сигнал выборки проходит на входы СЕ (ныборка кристалла) микросхем памяти блока 1 оперативной памяти и разрешает работу управляемого стабилизатора 8 напряжения, кото-. рый подает напряжение на резервный источник 2 питания и заряжает его до номинального значения, равного сумме напряжения на входе питания блока 1 оперативной памяти и падения напряжения на первом элементе 4 развязки. На вход питания блока 1 оперативной. памяти подается также напряжение через стабилизатор 9 напряжения, а через второй элемент 10 развязки— напряжение от канала питания логики обрамления. На выходе 12 компаратора 11 напряжения сигнал разрешения/ запрета имеет высокий уровень ("1").

Пусть н момент времени t< (фиг.2a) произошло аварийное отключение сети, питающей основной источник 3 питания, при этом его выходное напряжение остается в пределах номинальных значений в течение некоторого времени (единицы миллисекунд) за счет

I энергии, накопленной в емкостях фильтров стабилизаторов 13 и 14 напряжений. Одновременно выпрямитель — датчик 15 сетевого напряжения через пороговый элемент 16 и элемент 2И 19 устанавливает сигнал "Исправность сети" в низкий уровень ("0") (фиг.2б).

Этот сигнал поступает н процессор (не показан), что инициирует прерывание выполняемой программы, запись всех жизненно важных данных процессора (например, текущее значение основных регистров) в блок 1 оперативной памяти и останов, В момент времени с, когда выходное напряжение основного источника

3 питания уходят за пределы нижйих допусков (фиг. 2в), пороговый элемент

17 переключает сигнал "Исправность

1434504

БП" в низкий уровень ("0") (фиг.2г).

Формирователь 6 сигнала блокировки отключает управляемый стабилизатор

8 напряжения и запрещает прохождение сигнала выборки на вход блока 1 оперативной-памяти через элемент И-НЕ 5 с открытым коллектором, который обладает тем свойством, что его выходной транзистор закрыт при всех условиях, если на одном из входов присутствует низкий логический уровень (20"). Это гарантирует отсутствие помех на входе выборки микросхем блока 1 памяти при спаде и нарастании напряжения питания. При отключении питания В период времени от t до питание блока 1 оперативной памяти осуществляется за счет энергии резервного источника 2 питания. При этом (так как нагрузочный резистор элемента И-НЕ 5 подключен к резервному источнику питания, а выходной транзистор элемента И-HE 5 закрыт) на входе СЕ микросхем памяти блока 1 оперативной памяти поддерживается высокий логический уровень ("1") и микросхемы находятся в режиме невыборки. В момент времени t происходит восстановление напряжения сети, питающей основной источник 3 питания (фиг. 2а), а в момент времени t начинает нарастать выходные напряжения основного источника 3 питания (фиг. 2в). Одновременно нарастает напряжение на выводе питания микросхем

35 памяти (фиг. 2е) за счет подачи напряжения через стабилизатор 9 напряжения и второй элемент 10 развязки через который подается напряже9

40 ние канала питания логики обрамления.

Таким образом, нарастание напряжения питания на микросхемах памяти и логики обрамления происходит практически одновременно, в пределах !окна безопасности", что предотвращает защелкивание "тиристорный эффект" микросхем памяти, особенно при высоких рабочих температурах. В это время управляемый стабилизатор 8

50 отключен и резервный источник 2 питания не получает энергии (фиг.2д).

Это позволяет оценить степень разряда резервного источника 2 питания в момент времени, непосредственно предшествующий моменту нарастания на-55 пряжения на выходах основного источника 3 питания. К моменту времени с напряжения на выходах стабилизатора

13 и стабилизатора 14 возрастают практически до номинальных значений и переходные процессы в цепях заканчиваются. На выходе 12 компаратора 11 напряжения появляется установившееся значение выходного уровня.

Порог срабатывания (опорное напряжение) компаратора 11 выбирается таким, что компаратор переключается в нижний уровень тогда, когда резерв- ный источник 2 питания разряжается ниже уровня напряжения, соответствующего минимально допустимому нап! яжению5 на выводах питания микросхем памяти, при котором они еще хранят информацию. Это напряжение нормируется техническими условиями на данные микросхемы памяти.

В момент времени t пороговый эле3 мент 17 переключает сигнал Исправность БП" в высокий уровень ("1") (фиг. 2г),. в результате чего формирователь 6 сигнала блокировки разрешает работу управляемого стабилизатора 8, который начинает заряжать резервный источник 2 питания, а также разрешается прохождение сигнала выборки на соответствующий вход блока

1 оперативной памяти через элемент

И-HE 5, В процессор с выхода устройства поступает сигнал разрешения/запрета.

Если он поступает высоким уровнем ("1" — разрешение), т.е. информация в блоке памяти сохранилась, то после переключения в высокий уровень (" 1") (фиг. 2б) сигнала "Исправность сети" (он запаздывает по отношению к сигналу "Исправность БП" на время определяемое элементом 18 задержки) процессор считывает из блока 1 оперативнои памяти данные, восстанавливает основные регистры и продолжает выполнение программы.

Если сигнал разрешения/запрета с выхода 12 поступает низким уровнем ("0"), т.е. нет гарантии сохранности информации то после переключения

5 !! !! !! в высокий уровень (" 1 " ) сигнала Нсправнос ть сети" процессор обнуляет свои регистры и приходит в исходное состояние . Еще в течение некоторого времени (кот ор ое зависит от емкости резервного источника 2 питания) происходит заряд резервного источника

2 питания до номинального уро вня, затем устройство полностью готово к возобновлению цикла . Использование

143450ч

6 сара Р

/ OCI770 сегпи дф/хад

0СНОвн истам

Bbi8o питаи

HQffPO

ИРМА

Вх. СЕ микро

nupwm стабилизатора 8 напряжения и второго элемента 10 развязки позволяет избежать скачков напряжения на входе питания блока 1 оперативной памяти при переключении микросхем памяти из активного режима в режим невыборки из-за большого различия токов потребления микросхем памяти в различных режимах.

Формула изобретения!

Запоминающее устройство с сохранением информации при аварийном отключении питания, содержащее резерв-! ° ный источник питания, выход которо-! го через первый элемент развязки соединен с первым входом элемента И-HE и входом питания блока оперативной памяти, второй вход элемента И-НЕ является входом выборки устройства, третий вход элемента И-НЕ соединен с выходом формирователя сигнала блокировки, а четвертый вход — с первым выходом основного источника питания, 1 второй выход которого соединен с входом формирователя сигнала блокировки, выход элемента И-НЕ соединен с входом управления блока оперативной памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности запоминающего устройства, в него введены второй элемент развязки, компаратор напряжения, управляемый стабилизатор напряжения и стабилизатор напряжения, выход которого соединен с входом питания блока оперативной памяти и выходом второго элемента развязки, вход которого соединен с первым выходом основного источника питания, третий выход которого соединен с входом стабилизатора напряжения, с первым входом компаратора напряжения и первым входом управляемого стабилизатора напряжения, второй вход которого соединен с выходом формирователя сигнала блокировки, а выход — с входом первого элемента развязки и вторым входом компарато25 ра напряжения, выход которого является выходом разрешения/запрета устройства.

1434504 вди

Составитель В. Гордонова

Редактор А.Ревин . Техред А. Кравчук Корректор Г. Решетник

Заказ 5561/54 Тираж 590 Подпи с но е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие; r. Ужгород, ул. Проектная., 4