Устройство для вычисления модуля комплексного числа
Изобретение откосится к области вычислительной техники и может быть использовано в системах цифровой обработки радиолокационной информадии. Целью изобретения является повышение точности вычислега ЕЯ, Устройство содержит первьй 1 и второй 2 узлы определения абсолютной величины, первьй 3 и второй 4 логарифмические преобразователи , вычитатель 5, коммутатор 6, блок 7 ламяти коэффидиентов, умножитель 8 о 1 ил о
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН (д) 4 С 06 Р 7/552
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4252444/24-24 (22) 28.05,87 (46) 23.11.88. Вюп. F. -. 43 (72) В.В. Подоляк, В.A. Часовский и Л.Н, >Кованик (53) 681.325(088 .8) (56) Авторское свидетельство СССР
Ф 1166102, кл. С 06 Г 7/552, 1984.
Авторское свидетельство СССР
Ф 1159014, кл, G 06 F 7/552, 1983. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА
„Л „„1439585 А 1 (57) Изобретение относится к области вычислительной техники и может быть использовано в системах цифровой обработки радиолокационной информации.
Целью изобретения является повьппение то :ности вычисления. Устройство содеры-:.т первый 1 и второй " узлы определения абсолютной величины, первый 3 и второй 4 логарифмические преобразователи, вычитатель 5, коммутатор 6, блок 7 памяти коэффициентов, умножитель 8. 1 ил.
1439585 2
В случае, когда log 1А / — log /B/c (0, соответственно /А((/В/по значению переноса коммутатор 6 пропус5 кает код (В(, соответственно с выхода блока 7 памяти коэффициентов считыва- ется значение К:
Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки радиолокационной информации.
Целью изобретения является повы-. шение точности вычислений.
На чертеже представлена функциональная схема устройства.
Устройство содержит первый 1 и вто-10 рой 2 узлы определения абсолютной величины, первый 3 и второй 4 .логарифмические преобразователи, вычита- тель 5, коммутатор б, блок 7 памяти коэффициентов, умножитепь 8.
Устройство функционирует следующим образом.
Работа устройства основана на использовании следующего алгоритма:
z - м.ях а1, (н1) I где 7
Ч модуль комплексного числа; аргумент комплексного числа; основательная и мнимая части комплексного числа.
А,В
Н а выходах первого 1 и второго 2 узлов определения абсолютной величины формируются числа /А/ и /В/
На выходах первого 3 и второго 4 логарифмических преобразователей формируются числа log /А/„ log /В/о
На выходе вычитателя 5 формируется число 35
Перенос вычитателя равен Р = О, если 1оя /А/ > log /В/ и Р =- 1, . 40 ясли 1оя /A/ < log /В/.
Значение log Q в дополнительном коде поступает на адресно вход блока 7 памяти коэффициентов.
В случае log и 0 и соответствен- 45 ио /A/» /В/ по значению P = 0 на управляющем входе коммутатора 6 произ-, водится пропуск значения /А/ на выход коммутатора. По значению Р = 0 на выходе блока 7 памяти коэффициен™ тов формируется коэффициент К в соот-, ветствии с формулой
Тираж 704 Подписное
ВНИИПИ Заказ 6078/48
Произв.-полигр. пр-тие, r.
1og2 А = 1ОЯ2 (А1 — 1од / BI o
К (Ра, 4 -Ваф (в(cos (arectg 2
К—
Ноя, III I Ес, I f!I g
cos (arcing 2
Таким образом, на выходе коммутатора 6 формируется код мак pAI, IBID, а на выходе блока 7 памяти коэффициентов формируется код значения К.
В умножителе 8 производится операция умножения и на его выходе получаем значение модуля комплексного числа.
Формула из обр ет ения
Устройство для вычисления модуля комттлексного числа, содержащее два узла определения абсолютной величины, вычитатель и коммутатор, причем входы первого и второго аргументов устройства соединены с входами операндов соответственно первого и второго узлов определения абсолютной величины, выходы которых соединены соответственно с первым и вторым информа." ционными входами коммутатора, о т™ л и ч а ю щ е е с я тем, что, с целью повышения точности вычисления, в него дополнительно введены первый и второй логарифмические преобразователи, блок памяти коэффициентов и умножитель, причем выходы первого и второго узлов определения абсолютной величины соединены с входами аргумента соответственно первого и второго логарифмических преобразователей, выходы которых соединены с входами соответственно уменьшаемого и вычитаемого вычитателя, информационные выходы и выход переноса которого соединены с адресными входами блока памяти коэффициентов, выход которого соединен с входом первого сомножителя умножителя, вход второго сомножи теля которого соединен с выходом коммутатора, управляющий вход которого соединен с выходом переноса вычитателя, выход умножителя соединен с выходом результата устройства.
Ужгород, ул. Проектная„ 4
