Устройство для одновременного вычисления двух многочленов

 

Изобретение относится к вычислительной технике. Цель изобретения - повышение быстродействия устройства. Использована восьмеричная знакоразрядная система счисления для представления двухрядного кода частичных реэул ь- I татов, /и Устройство содержит (- + 2) вьиислительньк блоков, в каждом из

09) (II) СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК д1 (51) G 06 F 7/552

\ ° .

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4229174/24-24 (22) 13.04.87 (46) 23.11.88. Бнл. №- 43 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) Г.N. Луцкий и В.Н. Порев (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 479 111, кл. G 06 F 7/552, 1973.

Авторское свидетельство СССР № 926650, кл. С 06 F 7/552, t980. (54) УСТРОЙСТВО ДЛЯ ОДНОВРЕМЕННОГО

ВЫЧИСЛЕНИЯ ДВУХ МНОГОЧЛЕНОВ (57) Изобретение относится к вычислительной технике. Цель изобретения— повьппение быстродействия устройства.

Использована восьмеричная знакоразрядная система счисления для представления двухрядного кода частичных резульи татов. Устройство содержит (— + 2)

3 вычислительных блоков, в каждом из

1439580 которых имеются регистр сомножителя 1, регистр частичного результата 2, первый 3, второй 4, третий 5 и четвертый б триггеры, регистр переносов 7, коммутатор 14, сумматор 17 и блок памяти 18. Причем информационные входы регистра сомножителя 1 и регистра частичного результата 2 первого вычислительного блока являются входами устройства. Входы триггеров 3-6 i--го

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специапизированных вычислительных систем.

Целью изобретения является увели=чение быстродействия.

На чертеже представлена структурная схема устройства.

Устройство содержит вычислительные 1О блоки, включающие регистры 1 сомножителей,. регистры " частичного результата,триггеры 3-6, регистры 7 переносов, регистр 8 результата, ре.гистр 9 переносов результата, группы элементов ИСВЛЮЧй0ЩЕЕ ИПИ 10, элементы KT_#_ 11-13, кою утатор I4, группы элементов И 15, группы одноразрядных сумматоров t6 комбинационные сумматоры 17. Кроке того, устройство содержит блоки 18 памяти, сумматор 19 результатов, одноразрядный сумматор 20.

Устройство работает следующим образом.

В первом такте в первом вычисли" тельном блоке на входы регистра 1 со"множителя подается код нуля, на вхзд регистра 2 частичного результата— код числа а . В первом такте на вход первого разряда входа управления подается сигнал установки в ноль триггера 3, во втором такте - на вход второго разряда входа управления и

П так далее po(— + 2)-го такта. На третьем такте на вход регистра 1 сомножителя подается Х, на вход регистра 2 частичного результата — а . Загрузка операндов одной схемы Горнера продолжается аналогично вплоть до (2k + 1)-го такта, когда принимаются

49 вычислительного блока соединены с выходами блока памяти 18 (i + 1)-го вычислительного блока, выходы триггеров 3-6 соединены с управляюшими входами коммутатора 14, выходы сумматора 17 — с входами блока памяти 18 и с информационными входаки регистра частичного результата 2 и регистра переносов 7 (i +,) -го вычислительного блока. 1 з.п. ф-лы, 1 ил. цва последних операнда х и а, . На (21c + 3) -м такте на вход регистра 1 сомножителя необходимо подать код 00 ...

01, а на вход регистра 2 частичного ре-зультата - код пуля. Через,; —, + 2 гак(и

3 та на выходах сумматора 19 результа".à появляется дополнительный код результата.

Загрузка oråðàíäoâ одного иногочлена производится по нечетным тактам. Почетным тактам производится загрузка операндов другого многочлена. Таким образом производится вычисление двух многочленов одновременноо

Формула из обр е т ения

1 . Устр ойс тво для одчовр емен ног о вычисления двух многочленов. содержащее (— + 2) вычислительных блоков

Ъ (где n — разрядность кода аргумента), каждый из которых содержит регистр сомножителя, регистр частичного результата, комбинационный сумматор, с первого по третий триггеры, коммутатор, все вычислительные блоки, кроме первого, содержат блок памяти, причем в каждом вычислительном блоке входы синхронизации триггеров с первого по третий, регистра сомножителя и регистра частичного результата соединены с тактовым входом устройства, выход регистра сомножителя i-ro вычислительного блока, где i = 1, 2, и

+ 1), соединен с информационным входом регистра сомножителя

1439580 (i + 1)-го вычислительного блока, отличающееся тем,что, с целью увеличения быстродействия, в него введены регистр результата, регистр переносов результата, сумматор результата, в каждый вычислительrarA блок введены четвертьп триггер, с первого по третий элементы И, n+ 7 элементов ИСКЛИЧА10ЩЕЕ ИЛИ, группа 1р

Одноразрядных сумматоров, группа элемеHTOH И, причем в первый вычислительньй блок введен одноразрядный сумматор, в вычислительнь е блоки с второ15 . п го по — + 2}-й введен регистр пере=.

1 ! носов, причем в ка. .,дом вычислительном б OKL вьыоды разрядов регистра сомножителя соединены с первыми вхо- 2р дами соответствую-.и1х элементов ИСКГПОЧАБЩЕЕ ИЛ1,, выход первого триггера соединен с вторыми входами элементов

ИСКЛ10ЧА10ЩЕЕ ИЛИ и с первьпат входами с первоro го третий элементов И, вы- 25 ходы элементов ИСКЛ10ЧА10ЩЕЕ ИЛИ соединены со сдвигом на один разряд в сторону младших разрядов с первым информационньи входом коммутатора и со сдвигом на два разряда в сторону млад-30 ших разрядов с вторым информационньм входом коммутатора, выход 1-го элемента ИСКЛОЧАИЩЕE ИЛИ (где 1 = 1, 2, п + 7), соединен с первым входом

1-го элемента И группы выход второЭ 35

ro триггера соединен с вторыьы входами элементов И группы и с вторым входом первого элемента И, выходы третьего и четвертого триггеров соединены соответственно с первьм и вторым управляющими входами коммутатора, и с вторыми входами соответственно второго и третьего элементов И, вход установки в "О" первого триггера соединен с соответствующим входом 45 управления устройства, выходы элементов И с первого по (п + 6) -й группы соединены с первыми входами соответствующих одноразрядных сумматоров группы, вьжод (n + 7) -ГО элемента И rp 5p

° пы соединен с первьпч входом (n+ 7)-го разряда комбинационного сумматора, выходы разрядов коммутатора соединены с вторыми входами соответствующих

Одноразрядньж сумматОрОв группы Вы ход первого элемента И соединен с входом переноса (n + 7) -го разряда комбинационного сумматора, выход второго элемента И соединен с вторым входом (и + 6)-го разряда комбинационного сумматора, выходы суммы одноразрядньм сумматоров группы, кроме (n + 5)-го, соединены с первьми входами соответствующих разрядов комбинационного сумматора, выход переноса р-ro одноразрядного сумматора группы, г,це р = 2, 3, ..., п+ 6, соединен с вторым входом (р — 1)-ro разряда комбинационного сумматора, выход суммы, кроме старшего разряда, и переносов комбинационного сумматора i-го вычислительного блока со сдвигом на три разряда в сторону мпадших разрядов "îåäèíåíû с входами соответственно регистра частичного результата и регистра переносов (i + 1)-го вьиислительного блока, старший разряц регистра частичного результата (i + 1)-го вычислительного блока соецинен с выхоцом пятого разряда комбинационного сумматора i-ro вьиислительного блока, информационные входы с первого по четвертьь1 триггеры i-го вычислительного блока соединены с выходами сооТ ветственно с первого по четвертьй ра рядов блока. памяти (I. + 1)-го вычислительного блока, вьжоды суммы и переносов комбинационного сумматора и (— + 2)-го вычислительного блока со3 единены с информационньпм входами соответственно регистра результата и регистра переносов результата, тактовые входы регистров результата и переносов результата соединены с тактовым входом устройства, вьжоды регистра результата и регистра переносов результата соединены соответственно с первым и вторым входами сумматора результата, выход которого является выходом устройства, в первом вычислительном блоке выход сумматора (n + 5)-ro одноразрядного сумматора группы соединен с первым входом одноразрядного сумматора, выход третьего элемента И соединен с вторым входом одноразрядного сумматора, выход суммы одноразрядного сумматора соединен с первым входом (n + 5)-го разряда комбинационного сумматора, выход переноса одноразрядного сумматора соединен с входом переноса (n+4)-го разряда комбинационного сумматора, выход (n + 7)-го разряда регистра частичного результата соединен с вторым входом (n + 7)-ro разряда комбинационного сумматора, вы5 1439580 6 ходы (n + 6)-го и (n + 5)-го разря- переноса комбинационного сумматора соедов регистра частичного результата динены с адресным входом блока памяти. соединены с третьими входами соответ- 2. Устройство по и. 1, о т л и - ственно (n + 6)-"го и (n + 5)-го од- 5 ч а ю щ е е с я тем, что в каждом норазрядных(сумматоров группы, в вычислительном блоке комбинационный а-м вычислительном блоке (а = 2, и + 7 п сумматор содержит

S з-разрядных — + 2) выход третьего элемента И со3 сумматоров (s 3}, причем первый единен с третьим входом (n + 5)-ro 1p и второй входы и вход переноса комодноразрядного сумматора группы, выход бннационного сумматора являются сосуммы (n+ 5)-ro одноразрядного сумма- ответственно первым и вторым входами тора группы соединен с первым входом и входом переноса соответствующего (n + 5) -го разряда комбинационного сум- в-разрядного сумматора, выходы суммы матора, выходы регистров переносов со- 15 и переноса комбинационного сумматора единены с соответствующими входами пе- являются соответственно выходамн реносов комбинационного сумматора, вы- суммы и переноса соответствующего ходы старших пяти разрядов суммы н выход s-разрядного сумматора.

Составитель А., Зорин

Редактор A. Ворович Техред М.Ходанич Корректор С, Шекмар

Заказ 6078/48 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4