Устройство для вычисления разности двух чисел

 

Изобретение относится к области вычислительной техники и технической кибернетики и может быть использовано для построения различных вычислительных устройств, средств систем -классификации, распознавания образов и поиска информации. Цель изобретения - расширение функциональных возможностей за счет получения алгебраической разности и модуля алгебраической разности чисел и повышение быстродействия при обработке потоков чисел. Устройство содержит регистры 1 и 2 операндов А и В, сумматор 3, двусторонний преобразователь 4 прямого кода в дополнительный, входы 5, 6 и выход 7 модуля результата, преобразователи 8, 9 прямого кода в дополнительный , элементы НЕРАВНОЗНАЧНОСТЬ 10, 11, входы 12 разрешения записи операндов, входы 13, 14 управления знаком операндов, выход 15 знака результата и выход 16 результата. Устройство позволяет обрабатывать потоки чисел А, В- с индивидуальной функ- - цией обработки (С1-С6) для каждой пары чисел. 1 з.п. ф-лы, 2 ил. (Л

СОЮЗ СОВЕТСКИХ

ССИ4ИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИ К

„„SU „„1444753 А 1 (58 4 С 06 Р 7/50

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ р ь..--,.„„

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1,, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4278083/24-24 (22) 02.06.87 (46) 15. 12.88, Бюл . К 46 (71) Таганрогский радиотехнический институт им. В.Д,Калмыкова (72) В.Н.Решетняк, В.П,Карелин и В.Ф.Гузик (53) 68 1.325.5(088.8) (56) Авторское свидетельство СССР

У 739532, кл. С 06 F 7/50, 1978.

Авторское свидетельство СССР

N 1179320, кл . G 06 F 7/50, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ РАЗНОСТИ ДВУХ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и технической кибернетики и может быть использовано для построения различных вычислительных устройств, средств систем классификации, распознавания об1

:разов и поиска информации. Цель изобретения — расширение функциональных возможностей за счет получения алгебраической разности и модуля алгебраи ческой разности чисел и повышение быстродействия при обработке потоков чисел. Устройство содержит регистры

1 и 2 операндов А и В, сумматор 3, двусторонний преобразователь 4 прямого кода в дополнительный, входы 5, 6 и выход 7 модуля результата, преобразователи 8, 9 прямого кода в дополнительный, элементы НЕРАВНОЗНАЧНОСТЬ

10, 11 входы 12 разрешения записи операндов, входы 13, 14 управления знаком операндов выход 15 знака рее зультата и выход 16 результата. Устройство позволяет обрабатывать потоки чисел А,, В с индивидуальной функцией обработки (C1-С6) для каждой пары чисел. 1 э.п. ф-лы, 2 ил.

1444753

Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано для построения различных вычислительных устройств, средств систем классификации, распознания образов и поиска информации.

Цель изобретения — расширение функциональных возможностей устройст- 10 ва эа счет получения алгебраической разности и модуля алгебраической разности чисел и повышения быстродействия при обработке потоков чисел .

На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 — функциональная схема преобразователя прямого кода в дополнительный.

Устройство содержит регистры 1 и 20

2 операндов, сумматор 3, первый преобразователь 4 прямого кода в допол пстельный, входы 5 и 6 операндов, выход 7 модуля результата, второй 8 и третий 9 преобразователи прямого ко- 25 да в дополнительный, элементы НЕРАВНОЗНАЧНОСТЬ 10 и 11, вход 12 разрешения записи операндов устройства, входы 13 и 14 управления знаком первого и второго операндов устройства, 30 выход 15 знака результата устройства и выход 16 результата устройства.

Каждый преобразователь прямого кода в дополнительный содержит и узлов 17 преобразования, где n — разрядность .операндов, каждый узел пре- образования содержит элемент И 18, элемент И-ИЛИ 19, информационные входы 20 узлов, выходы 21 узлов, входы 22 управления узлов, выход 23 i- 40 го элемента И, где i = 1,п, и входы

24 узлов.

Устройство работает следующим.образом.

I 45

Алгоритм работы устройства следую-. щий. Исходные операнды А и В, представленные в прямом коде, поступают в ! регистры 1 и 2 со своими знаками S> и $ . В зависимости от типа опера50 ции, задаваемого признаками РА и Р> в устройстве выполняется модификация знаков операндов по правилу. S =

А

SA О+РА и S = S> Я Р, Признаки P и Р> задают следующие, типы опера55 если (РА, P ) = (0,0), то С = А+В и 1С1 = 1А+В I, т.е. знаки операндов не изменяются, если (Р,, Г .) = (0,1), то С

= Л-В и I С I = 1 А-В I, т. е. знак операнда В инвертируется, если (P» Р ) = (1,0), то С

В-А и 1C I = 1B-А1, т.е ° знак операнда А инвертируется. с

Операнды А и В с учетом произведенной модификации знаков преобразуются в дополнительный код, в результате чего на выходе сумматора получается результат произведенной операции С со своим знаком S<. После преобразования полученного дополнительного кода результата на выходе устройства формируется прямой код модуля результата.

Алгоритм работы преобразователя заключается B том, что при двустороннем преобразовании прямого кода отрицательного числа в дополнительный (или наоборот) все разряды исходного кода разбиваются на два поля. Поле, содержащее крайнюю младшую, единицу и следующие за ней младшие разряды, при преобразовании не изменяется. Поле, содержащее старшие по отношению к выделенной младшей единице разряды, при преобразовании изменяется путем инвертирования значений всех разрядов, В результате на выходе преобразователя прямого кода в дополнительный формируется дополнительный (прямой).

; код, полученный из исходного прямого (дополнительного). При двустороннем преобразовании кода положительного числа все его разряды сохраняются без изменения. При необходимости реализации операций С, = А-В, С 4 = I A-B1 на входы

13 и 14 подается двоичный код (0,1), а на входы 5 и 6 — операнды А и В в прямом коде со своими знаками. При поступлении единичного сигнала на вход 12 разрешения записи происходит занесение исходных кодов операндов в регистры 1 и 2, после чего значащие разряды кодов операндов А и В поступают на информационные входы Х преобразователей 8 и 9, а их управляющие знаки $> и S поступают на соответствующие вторые входы элементов НЕРАВНОЗНАЧНОСТЬ 10 и 11. Так как

РА= О и Р = 1, то знак $Апроходит через элемент НЕРАВНОЗНАЧНОСТЬ 10 без изменения и поступает на знаковые входы S и $д соответственно преобразователя 8 и сумматора 3, а знак

S инвертируется элементом НЕРАВНО1444 753

15

25

35

55

3HA И(ОСТЬ 11 и поступает на управляющие входы 54 и 8 соответственно преобразователя 9 и сумматора 3, в результате чего происходит настройка устройства на операцйю С=А-В. На выходах преобразователей 8 и 9 формируются значащие разряды дополнительных кодов операндов, которые поступают на информационные входы А и В сумматора 3. На выходах сумматора 3 формируются значащие разряды С и знак

S результата произведенной операции, которые подаются на выходы 16 и 15 устройства и на входы Х и S преобразователя 4, в результате чего на выходах преобразователя 4 формируются значащие разряды модуля t С I результата произведенной операции, которые подаются на выход 7 модуля результата.

При необходимости реализации операций С = В-А и С = !В-А 1 на входы

13 и 14 подается двоичный код (1,0) .

При этом знак S4 инвертируется элементом НЕРАВНОЗНАЧНОСТЬ 10, а знак

S > проходит через элемент НЕРАВНОЗНАЧНОСТЬ 11 без изменения, что и приводит к настройке устройства на требуемую операцию. . При необходимости реализации операций С = А+В и С = А+В на входы

13 и 14 подается двоичный код (0,0), При этом знаки S> и S 8 операндов не изменяются.

Преобразователь прямого кода в дополнительный работает следующим образом. На вход 24 „ поступает уровень логической "1", на управляющие входы!

22 поступает логический уровень, соответствующий знаку преобразуемого кода, а на все информационные входы

20; (i=1 и) поступают соответствующие значащие разряды кода.

Если исходный код представляет положительное число то на управляющий вход 22„. каждого узла преобразования поступает уровень логического

"0", при этом по третьему и четвертому входам блокируются первый и второй конъюкторы а по восьмому входу подготавливается третий конъюктор элемента И-ИЛИ 19, который передает на выход этого элемента без изменения логический уровень с информационного входа 20;, в результате чего на выходе преобразователя формируется дополнительный (прямой) код исходного.: прямого (дополнительного) кода положительного числа.

Если исходный код представляет отрицательное число,то на управляющий вход 22; каждого узла преобразования поступает уровень логической "1", при этом по третьему и четвертому входам подготавливаются первый и второй конъюкторы, а по восьмому входу блокируется третий конъюктор элемента И-ИЛИ 19.

Пусть в исходном коде младшая единица находится в г-ом разряде, Тогда единичный уровень с входа 24 „появляется на выходах 23 „„-23„всех эле ментов И 18 узлов 17„., — 17„. При этом в узлах 17„-17„по шестому входу блокируется второй коньюктор, а по первому входу подготавливается первый конъюктор элемента И-ИЛИ 19, который передает на вход этого элемента без изменения логический уровень с. информационного входа 20 уз\ лов 17,— 17 ., в результате чего поле разрядов исходного кода, содержащее крайнюю младшую единицу и следующие за ней мпадшие разряды, при преобразовании не изменяется. На выходе

23 „ элемента И 18 узла 17„ появляется нулевой уровень блокировки элементов И 18 в узлах 17 -17 „ „ в результате чего на выходах этих элементов появляется нулевой уровень и по первому входу блокируется первый конъюктор, а по шестому входу подготавливается второй конъюктор элемента И-ИЛИ .

19, который передает на выход этого элемента инверсный логический уровень с информационного входа 20; узлов 17, -17 „,, в результате чего поле старших разрядов при преобразовании изменяется путем инвертирования значений всех разрядов. Таким образом, на выходе преобразователя формируется дополнительный (прямой) код исходного прямого (дополнительного) кода отрицательного числа.

Предлагаемый преобразователь обладает дополнительной воэможностью двустороннего преобразования прямого кода в обратный (или наоборот). Для этого достаточно подать на вход 24 уровень логического "0", Расширение функциональных возможностей предлагаемого устройства для вычисления разности двух и-разрядных чисел достигается за счет реализации

5 144475 наряду с функцией С,=А-В функций С =

* В-А, С =А+В С+= t А-В I, С 1В-А l и С = I А+В 1. Кроме того, устройство дает возможность обрабатывать потоки - 5 чисел А; и В; с индивидуальной функ цией обработки для каждой пары чисел без предварительного анализа знаков, сортировки операндов и их перекоммутации„ что повышает быстродействие 10 устройства при обработке потоков чис ел °

Формула изобретения

1. Устройство для вычисления разности двух чисел, содержащее первый и.второй регистры операндов, сумматор и первый преобразователь прямого кода в дополнительный, причем инфор- 20 мационные входы регистров являются соответствующими входами операндов y«òройства, а выходы сумматора- соединены соответственно с управляющим и информационным входами первого преоб- >б раэователя прямого кода в дополнительный, выход которого является выходом модуля результата устройства, о т л и ч а ю щ е е с я тем, что, с. целью расширения функциональных 30 возможностей за счет получения алгебраической разности и модуля алгебраической разности чисел и повышения быстродействия при обработке потоков чисел1 устрОЙствО допОлнительнО со 35 держит второй и третий преобразователи прямого кода в дополнительный, два элемента НЕРАВНОЗНАЧНОСТЬ, причем вход разрешения записи операндов в регистры устройства, входы управ- 40 ления знаком первого и второго операндов устройства, выход знака результата устройства, выход результата устройства соединены соответственно со входами разрешения записи реги- 45 стров, первыми входами первого и второго элементов НЕРАВНОЗНАЧНОСТЬ, зна3 6 ковым выходом c,óììàòîðà и выходом суммы сумматора, первый знаковый вход которого соединен с выходом первого элемента НЕРАВНОЗНАЧНОСТЬ и управляющим входом второго преобразователя прямого кода в дополнительный, информационный вход которого соедийен с выходом значащих разрядов регистра первого операнда, выход знакового разряда которого соединен с вторым входом первого элемента НЕРАВНОЗ!УЧНОСТЬ, второй знаковый вход сумматора соединен «выходом второго элемента НЕРАВНОЗНАЧНОСТЬ и управляющим входом третьего преобразова— теля прямого кода в дополнительный, информационный вход которого соединен с выходом значащих разрядов регистра второго операнда, выход знакового разряда которого соединен с вторым входом второго элемента НЕРАВНОЗНАЧНОСТЬ, первый и второй ынформационные входы сумматора соединены соответственно с выходами второго и третьего преобразователей прямого кода в дополнительный.

2. Устройство по п, 1, О т л и ч а ю щ е е с я тем, что каждый преобразователь прямого кода в дополнительный содержит п узлов преобразования, где n — разрядность операндов, каждый из которых содержит элемент

И, элемент И-ИЛИ; причем управляющий вход преобразователя соединен с первым, вторым, третьим входами элемен— тов И-ИЛИ, i-й разряд информационного входа преобразователя, где

1,п, соединен с третьим, четвертым, пятым входами 1-го элемента И-ИЛИ и первым входом i-го элемента И, вто= рой вход которого соединен с выходом (i-1) — го элемента И преобразователя, «шестым и седьмым входами i-ro элемента И-ИЛИ, выход которого соединен ! с выходом i-го разряда преобразоваT BJI B °! 444753

Составитель М.Есенина

Редактор А.Ревин Техред М.Ходанич Корректор М.Демчик

Заказ 6506/47

Тираж 704

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4