Резервированное запоминающее устройство

 

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в качестве блока памяти повышенной надежности. Цель изобретения - упрощение и уменьшение потребляемой устройством мощности достигается введением в него второго и третьего сумматоров по модулю два, D-триггера, одновибратора, блока элементов ИЛИ. Введение новых элементов и блоков, появление новых связей с известными элементами и блоками позволяет не только обнаружить ошибки в основных блоках памяти, но и восстановить ошибочную информацию за счет подключения резервного блока памяти, при этом питание снимается с основных блоков памяти и подается на резервный, уменьшая тем самым потребление мощности основными блоками памяти. Ошибочная информация не выдается на выход устройства до тех пор, пока не произойдет ее восстановление. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4494189/24-24 (22). 13.10.88 (46) 23.08.90. Бюл. ЬЬ 31 (72) Е.Ф.Колесник и В.Б.Кучин (53) 681.327,66(088.8) (56) Авторское свидетельство СССР . ЬВ 803014, кл, G 11 С 29/00, 1978.

Авторское свидетельство СССР

ЬЬ 1037347, кл. G 11 С 29/00, 1983, (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮ- ЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в качестве блока памяти повышенной надежности. Цель изобретения — упрощение и

Изобретение относится к области вычислительной техники, а именно к запоминающим устройствам, и может быть использовано в качестве блока памяти повышенной надежности.

Цель изобретения — упрощение и уменьшение потребляемой устройством мощности.

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит регистр 1 адреса, выделенный в нем разряд 2, элемент НЕ 3, первый и второй основные блоки 4 и 5 памя.ти, резервный блок 6 памяти, ключи 7-9, блок 10 элементов ИЛИ, 0-триггер 11, одновибратор 12, блок 13 элементов И, блок14 контроля, сумматоры 15-17, -вход 18 питаHw yczpoAcrea, sxop, 19 у@тан0вки Hyns ycTройства, вход 20 разрешения обращения к; устройству, выход 21 устройства. Блок 10

„„ Ы„„1587601 А1 уменьшение потребляемой устройством мощности — достигается введением в него второго и третьего сумматоров по модулю два, D-триггера, одновибратора, блока элементов ИЛИ. Введение новых элементов и блоков, появление новых связей с известными элементами и блоками позволяет не только обнаружить ошибки в основных блоках памяти, но и восстановить ошибочную информацию за счет подключения резервного блока памяти, при этом питание снимается с основных блоков памяти и подается на резервный, уменьшая тем самым потребление мощности основными блоками памяти. Ошибочная информация не выдается на выход устройства до тех пор, пока не произойдет ее восстановление. 1 ил. элементов ИЛИ в зависимости от электрического использования может быть выполнен на монтажных элементах ИЛИ. В зависимости от выбранного типа сумматора и выбранного вида логики устройства сумматоры 15 — 17 могут иметь инверсный выход.

Устройство работает следующим образом.

По сигнгалу разрешения обращения к устройству с входа 20 происходит установка

0-триггера 11 в состояние логического "0" ° а также запись в регистр 1 адреса ячейки памяти, к которой необходимо обратиться.

В один из разрядов 2 регистра 1 адреса заносится признак обращения к первому или второму блокам 4 и 5 памяти. Если управляющий сигнал на выходе разряда 2 регистра адреса логический "0", то через элемент НЕ 3 и вход сумматора 17 по моду1587601 лю два производится подключение блока 5 с помощью ключа 8 к входу 18 питания.

Считанная с блока 5 информация через блок

10 и сумматор 15 по модулю два поступает нэ вход блока 14 контроля, Блок 10 осуществляет объединение по выходу блоков 4 и

5 памяти. Блок 4 отключен от входа 18 питания с помощью ключа 7, на управляющий вход которого поступает сигнал логического

"0" с .выхода разряда 2 регистра адреса через вход сумматора 16 по модулю два. Резервный блок 6 отключен от входа 18 питания с помощью ключа 9, на управляющий вход которого поступает сигнал логического "0" (с выхода триггера 111, который интерпретируется как отсутствие ошибок в выходной информации, выбираемой из блока 5. Информация с выхода сумматора

15 по модулю два поступает на. первый вход блока 13 элементов И, на второй вход которого поступает сигнал логической "1" с выхода одновибратора 12, который разрешает прохождение. информации, выбранной из блока 5, на выход устройства без задержки.

Если управляющий сигнал нэ выходе разряда 2 регистра адреса логическая "1", то через вход сумматора 16 по модулю двэ и ключ

7 происходит подключение к входу 18 питания блока 4, информация из которого, при отсутствии ошибок, выбирается аналогично описанному. Если в процессе чтения одного из блоков 4 или 5 памяти блок 14 контроля обнаружит ошибки, на et o выходе появляе ся сигнал логическая "1", который по входу асинхронной устэйовки устанавливает 0триггер 11 в состояние логической "1", Устройство переходит в режим восстановления информации, Сигнал логической "1" с выхода D-триггера 11 подключает резервный блок 6 памяти через ключ 9 к входу 18 питания, а также через сумматоры 16 и 17 по модулю два и ключи 7 и 8 производит откл ючение от входа 18 питания выбранного блока 4 или 5 памяти и подключение к входу 18 питания другого блока памяти на время до следующего сигнала на входе 20. Этот же сигнал логической "1" с выхода D-триггера

11 поступает на вход одновибратора 12, устанавливая его выход с состояние логического "0". Сигнал логического "0" с выхода одновибратора 12 поступает на вход блока

13, задерживая тем самым выдачу считанной информации на время ее восстановле5 ния.

Формула изобретения

Резервированное запоминающее устройство, содержащее первый, второй основные и резервный блоки памяти, 10 адресные входы которых соединены с первым выходом регистра адреса, элемент НЕ, вход которого соединен с вторым выходом регистра адреса, первый, второй и третий ключи, информационные входы которых

15 объединены и являются входом питания устройства, входы питания первого, второго . основных и резервного блоков памяти соединены соответственно с выходом первого, второго и третьего ключей, первый сумма20 тор по модулю два, первый вход которого соединен с выходом резервного блока памяти, блок контроля, блок элементов И, выход которого является выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью упроще25 ния и уменьшения потребляемой устройством мощности, в него введены второй и третий сумматоры по модулю два, D-триггер, одновибрэтор и блок элементов ИЛИ, выход которого соединен с вторым входом

30 первого сумматора по модулю два, выход первого сумматора по модулю два соединен с входом блока контроля и с первым входом блока элементов И, второй вход которого соединен с выходом одновибратора, выход

35 0-триггера соединен с входом одновибратора, с управляющим входом третьего ключа и с первыми входами второго и третьего сумматоров по модулю два, вторые входы которых соединены соответственно с входом и

40 выходом элемента HF, выходы первого и второго основных блоков памяти соединены с входами блока элементов ИЛИ, вход установки нуля D-триггера является входом установки нуля устройства, вход установки

45 единицы 0-триггера соединен с выходом блока контроля, тактовый вход D-триггера является входом разрешения обращения к устройству и соединен с адресным входом регистра адреса.

1587601

Составитель А.Воронин

Техред М.Моргентал Корректор Н.Король

Редактор Е.Папп

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2425 Тираж 485 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5