Преобразователь двоично-десятичного кода в двоичный

 

Изобретение относится к вычислительной технике и может быть применено для быстрого преобразования чисел из десятичной системы счисления в двоичную. Цель изобретения - упрощение , что достигается путем введения в устройство группы из (mk+1) блоков преобразования, каждый из которых содержит регистр, делитель на два и коммутатор с соответствующими связями . 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕаЪБЛИН (19) (И> рц Í 03 M 7/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ ССа (21) 4622435/24 (22) 21.,)2.88 (46) 15. )5.91. Бюл. Ф 18 (72) B.Ë.Òóêàëb и А.А.Иостак (53) 681. 325 {088.8) (56) Авторское свидетельство СССР

Ф 798800, кл. Н 03 М 7/12, 1979.

Авторское свидетельство СССР по заявке М 4403?04 /24-24, кл. Н 03 M 7/12, 04.04.88, Изобретение относится к вычислительной технике и может быть использовано для быстрого преобразования десятичных чисел в двоичные.

Целью изобретения является упрощение преобразователя.

На Лиг. 1 приведена структурная схема предлагаемого преобразователя двоично-десятичного кода в двоичный; на фиг. 2 — схема узла преобразования; на Аиг. 3 — схема блока накопления.

Преобразователь двоично-десятичного кода в двоичный (Arr. 1) содержит группу 1 блоков 21 — 2 „+< преобра— зования параллельного двоична-десятичкого. кода в последовательный двоичный, блоки 3 -3„„ памяти, блок 4 накопления, информационный вход 5 преобразователя, управляющий 6 и тактовый 7 входы преобразователя, выход 8 преобразователя.

2 (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧКОГО КОДА В ДВОИЧНЬЙ (57) Изобретение относится к вычислительной технике и может быть применено для быстрого преобразования чисел из десятичной системы счисления в двоичную. Цель изобретения — упрощение, что достигается путем введения в устройство группы из (mk+1) блоков преобразования, каждый из которых содержит регистр, делитель на два и коммутатор с соответствующими связями. 1 з.п. A-лы, 3 ил.

Блок 2 преобразования 1 j а (пй+

+1)1 (Фиг ° 2) содержит коммутатор 9

) У регистр 10 и делитель на два 11 (выходом младшего разряда регистра 1 ,1 является выход 1? > а выходом делителя на два 11 — выход 13 ) .

Блок 4 накопления (Лиг. 3) содержит первый 14 и второй 15 узлы суммирования, регистр 16 .

Блок 2, предназначен дпя преобразования соответствующих тетрад исходного двоично-десятичного кода (п=2, 3...) в двоичный код . Преобразование может быть осуществлено различными методами, в частности методом последовательного деления преобразуемого кода на два (именно этот метод и предполагается на фиг. 2) . Коммутатор 9 пропускает информацию или с входа 5

f или с выхода 1 3 делителя 1 1 .

В блоках 3 - „, эквивалентов по оп— ределенным адресам хранятся суммы

16496 7? двоичных эквивалентов значений разрядов, формируемых в калгам такте на выходах соответствующих блоков 2 пре" образования.

Блок 4 предназначен для суммирования и накопления информации, поступающей в кажлам такте с выходов блоков

31-3,щ эквивалентов и младшего блока

2 < < преобразования. Блок состоит из 19 первого узла 14 суммирования, осуществляющего преобразование (m+q) -ряднага кода в q-рядный (q=?,3,4... . рядность кода, формируемого на выходе первого узла 14 суммирования), регист-15 ра 16, редназначеннога для хранения результата, формируемого в каждом такте на выходах первого узла 14 суммирования в и,— рядном коде и второго узла 15 суммирования, который производит преобразование q-ряднога кода в однорядный после завершения последнего такта ра-. боты устройства.

Преобразователь работает следующим образом. 25

Пусть в исходном состоянии в регистрах 1О -10 „, блоков 2,-2,„„+< преобразования группы 1 уже хранится двоична-десятичный код преобразуемого в двоичную систему десятичного числа, а регистр 16 блока 4 накопления обнулен (запись информации в регистры 1011О,., и обнуление регистра 16 производится по перва. у синхроимпульсу при наличии разрешающих потенциалов на входах 6,7 устройства). Тогда в первом такте на выходах блоков 34-3„„ эквивалентан образуются суммы двоичных эквивалентов значений разрядов, сформированных на выходах соответствующих блоков 2 преобразования, которые вместе со значением разряда младшего блока 2m<,. преобразования образуют

m-рядный кад (разряд блока 2m<+< не увеличивает рядность кода), поступающий на информационный вход блока 4 накопления, являющийся второй группой входов его первого узла 14 суммирования. На входы первой группы входов узла 14 подается содержимое регистра 16 в q-рядном коде (в первом такте ана равна нули) са сдвигом на один разряд в сторону старших разрядов. В узле 14 (m+q)-рядный кад преобразуется в а-рядный„ который в конце такта записывает55 ся в регистр 16 блока 4 накопления.

Одновременно с работой блоков 3 -Зщ и блока 4 накопления в блоках,". „-2 ш+, осуществляется следуют .й цикл преабразавания соответствующих групп тетрад в двоичный код, в результате чего после завершения такта на выходах блоков ? <-2«„преобразования будут присутствовать очередные разряды двоичных кодов преобразуемых групп тетрад. Запись информации в регистры

10 -10П, +, блоков 24-2щ„,и в регистр

16 блока 4 осуществляется по одному и тому же синхроимпульсу при наличии разрешающего потенциала на входе 7 устройства. На этом первый такт рабаты заканчивается и аналогичным образом выполняется следующий такт.

Общее число тактов равно п1од 101 (и — число тетрад исходного двоичнодесятичного кода, преобразуемых в одном блоке 2).

После выполнения Дп1ор, 1ОL тактов работы преобразователя образовавшийся в регистре 16 q-рядный код преобразуется в аднорядный с помощью второго узла 15 суммирования, на выходе которого и получается конечный результат преобразования, поступающий на выход

8 устройства.

Формула изобретения

1. Преобразователь двоична-десятичного кода в двоичный, содержащий группу из m блоков памяти (m=1,2,...) и блок накопления, выходы которого являются выходами преобразователя, управляющий вход которого соединен с входам сброса блока накопления, информа ционные входы которого соединены с выходами блоков памяти группы в соответствии с. весами двоичных эквивалентов, тактовый вход преобразователя соединен с входом записи блока накопления, отличающийся тем, чта, с целью упрощения преобразователя, он содержит группу из (пйс+1) блоков преобразования параллельного двоична-десятичного кода в последовательный двоичный, где k — число адресных входов одного блока памяти,, причем адресные входы i-ro блока памяти (=1-ш) соединены с выходами блоков греобразования параллельного двоична-десятичного кода в последовательный двоичный с $(1-1)k+1)-ro по Г(з -1)k+kj-й групп, выход (тй+1)-го блока преобразования параллельного двоична-десятичного кода в последовательный двоичный код соединен с входам младшего разряда информационного

S 1 "Ф входа блока накопления, информацион— ные входы преобразователя соединены с информационными входами блоков преобразования параллельного двоично-десятичного кодл в последовательный двоичный, входы коммутации которых соединены с управляющим входом преобразователя, тактовый вход которого соединен с входами записи преобразователей параллельного двоично-десятичного кода в последовательный двоичный.

2. Преобразователь по п. 1, о т л и ч а ю шийся тем, что в нем блок преобразования параллельного двоично-десятичного кода в последовательный двоичный содержит регистр, cjc, У2 делитель íà два и коммутатор, первый информационный ьход которо о является информационным входом блока преобразования параллельного двончно-десятичного кода в последовательный двоичныи, выход коммутатора соединен с информационным входом регистра, выход которого соединен с входом делителя на два, выход которого соединен с вторым информационным входом коммутатора, выход младшего разряда регистра является выходом блока преобразования параллельного двоичного кода в последовательный двоичный, вход записи и коммутации которого соединены соответст венно с входом записи регистра и управляющим входом коммутатора. б

16496 77.

Составитель М.Аршавский

Редактор А.Маковская Техред М,дидык Корректор Л,Патай

Заказ 1526 Тираж 465 . Подписное

ВНИП1И Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101