Сумматор


 


Владельцы патента RU 2455680:

Шубин Владимир Владимирович (RU)

Изобретение относится к вычислительной технике и может быть использовано при построении надежных, портативных, многоразрядных, быстродействующих сумматоров и АЛУ. Технический результат заключается в повышении надежности и уменьшении массогабаритных показателей. Сумматор содержит: полевые транзисторы P-типа с первого по восьмой, N-типа с девятого по шестнадцатый, входы слагаемых А и В, вход переноса CIN, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, выводы питания высокого и низкого уровней напряжения, первый инвертор, второй инвертор. 1 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ.

Известен Сумматор [Hubert Kaeslin, «Digital Integrated Circuit Design. From VLSI Architectures to CMOS Fabrication», Cambridge University Press, New York, 2008. p.408, Fig.8.18 (с)] (в тексте: Mirror adder (зеркальный сумматор)).

Недостатком известного сумматора является низкое быстродействие формирования сигнала переноса. В указанном сумматоре вход переноса СIN соединен с затворами трех комплементарных пар транзисторов, которые вносят основной вклад в величину паразитной входной емкости по этому входу. Так как входная емкость является емкостной нагрузкой для сигнала переноса СIN, то ее величина оказывает непосредственное влияние на длительность переключения транзисторов, подсоединенных к входу переноса CIN, и эта длительность, при прочих равных условиях, прямо пропорциональна значению этой емкости и, следовательно, значению времени формирования входного и, соответственно, выходного сигнала первого инвертора. Таким образом, повышенная величина значения паразитной входной емкости приводит к увеличению задержки формирования сигнала переноса на выходе СOUT.

Кроме того, известен сумматор [Шубин В.В., патент на изобретение РФ №2380739, G06F 7/50, Сумматор, ФГУ ФИПС, бюллетень №3, 27.01.2010 г.], являющийся прототипом предлагаемого изобретения и содержащий полевые транзисторы P-типа с первого по двенадцатый и N-типа с тринадцатого по двадцать четвертый, вход слагаемого А, соединенный с затворами первого, пятого, шестого, десятого, четырнадцатого, шестнадцатого, девятнадцатого и двадцать четвертого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, седьмого, одиннадцатого, пятнадцатого, семнадцатого, двадцатого и двадцать третьего транзисторов, вход переноса СIN, соединенный с затворами третьего, двенадцатого, тринадцатого и двадцать второго транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго, четвертого, шестого, седьмого, восьмого и десятого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками четырнадцатого, пятнадцатого, семнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать четвертого транзисторов, двухвходовой логический элемент И-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором восьмого транзистора, и двухвходовой логический элемент ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором двадцать первого транзистора, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, стоки шестого и седьмого - с истоком девятого, сток десятого - с истоком одиннадцатого, стоки восьмого и одиннадцатого - с истоком двенадцатого, стоки четырнадцатого и пятнадцатого - с истоком тринадцатого, сток семнадцатого - с истоком шестнадцатого, стоки девятнадцатого и двадцатого - с истоком восемнадцатого, сток двадцать четвертого - с истоком двадцать третьего, стоки двадцать первого и двадцать третьего - с истоком двадцать второго, стоки третьего, пятого, тринадцатого и шестнадцатого - с затворами девятого и восемнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса СOUT, и стоки девятого, двенадцатого, восемнадцатого и двадцать второго транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S.

Недостатком известного сумматора является то, что он содержит большое количество элементов и требует большого количества коммутационных связей. Так как надежность любого физического объекта не может быть абсолютной и прямо зависит от количества компонентов в его составе и количества связей, соединяющих эти компоненты, то использование при создании любого устройства большего количества компонентов и связей между ними снижает надежность работы этого устройства.

Кроме того, использование большего количества компонентов и связей при создании устройства приводит к увеличению его массогабаритных показателей, в данном случае сумматора.

Задачей предлагаемого изобретения является повышение надежности сумматора и снижение его массогабаритных показателей.

Поставленная задача достигается тем, что в сумматор, содержащий полевые транзисторы P-типа с первого по восьмой и N-типа с девятого по шестнадцатый, вход слагаемого А, соединенный с затворами первого, пятого, десятого и двенадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, одиннадцатого и тринадцатого транзисторов, вход переноса CIN, соединенный с затворами третьего, восьмого, девятого и шестнадцатого транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго и четвертого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками десятого, одиннадцатого и тринадцатого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, сток шестого - с истоком седьмого, стоки десятого и одиннадцатого - с истоком девятого, сток тринадцатого - с истоком двенадцатого, сток пятнадцатого - с истоком четырнадцатого, стоки третьего, пятого, девятого и двенадцатого - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса СOUT; а стоки седьмого, восьмого, четырнадцатого и шестнадцатого - с входом второго инвертора, выход которого является выходом результата сложения S, введены двухвходовой логический элемент ИСКЮЧАЮЩЕЕ-ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с истоками транзисторов восьмого и пятнадцатого и затвором шестого транзистора, и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с истоками транзисторов шестого и шестнадцатого и затвором пятнадцатого транзистора.

Таким образом, в предлагаемом сумматоре по сравнению с прототипом отсутствуют транзисторы: седьмой, восьмой, десятый, одиннадцатый, двадцатый, двадцать первый, двадцать третий и двадцать четвертый, а значит и все связи, которые использовались для соединения терминалов этих транзисторов, что позволяет повысить надежность сумматора и снизить его массогабаритные показатели, сохраняя при этом быстродействие, достигнутое прототипом.

На чертеже приведена схема предлагаемого сумматора.

Предлагаемый сумматор содержит: полевые транзисторы P-типа с первого 1 по восьмой 8 и N-типа с девятого 9 по шестнадцатый 16, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17, выход которого соединен с затвором шестого 6 и истоками восьмого 8 и пятнадцатого 15 транзисторов, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, выход которого соединен с затвором пятнадцатого 15 и истоками шестого 6 и шестнадцатого 16 транзисторов, вход слагаемого А, соединенный с затворами первого 1, пятого 5, десятого 10 и двенадцатого 12 транзисторов и первыми входами двухвходовых логических элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 и ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, вход слагаемого В, соединенный с затворами второго 2, четвертого 4, одиннадцатого 11 и двенадцатого 12 транзисторов и вторыми входами двухвходовых логических элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 и ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, вход переноса CIN, соединенный с затворами третьего 3, восьмого 8, девятого 9 и шестнадцатого 16 транзисторов, вывод питания высокого уровня напряжения 19, соединенный с истоками первого 1, второго 2 и четвертого 4 транзисторов, вывод питания низкого уровня напряжения 20, соединенный с истоками десятого 10, одиннадцатого 11 и тринадцатого 13 транзисторов, причем стоки первого 1 и второго 2 транзисторов соединены с истоком третьего 3, сток четвертого 4 - с истоком пятого 5, сток шестого 6 - с истоком седьмого 7, стоки десятого 10 и одиннадцатого 11 - с истоком девятого 9, сток тринадцатого 13 - с истоком двенадцатого 12, сток пятнадцатого 15 - с истоком четырнадцатого 14, стоки третьего 3, пятого 5, девятого 9 и двенадцатого 12 - с затворами седьмого 7 и четырнадцатого 14 транзисторов и входом первого инвертора 21, выход которого является выходом сигнала переноса СOUT, а стоки седьмого 7, восьмого 8, четырнадцатого 14 и шестнадцатого 16 - с входом второго инвертора 22, выход которого является выходом результата сложения S.

Допускается произвольное выполнение логических элементов первого и второго инверторов и двухвходовых элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ и ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ, реализующих соответствующую функцию.

Предлагаемый сумматор представляет собой логическую схему комбинационного типа и работает следующим образом.

На входы слагаемых А и В поступают значения сигналов, требующих сложения, а на вход переноса CIN - значение сигнала переноса.

В результате действия сигналов, поступающих на входы сумматора CIN, А и В, на его выходах СOUT и S должны появиться значения сигналов, соответствующих нижеприведенной таблице истинности.

Таблица истинности сумматора.
№ комбинации CIN A в СOUT S
1 0 0 0 0 0
2 0 0 1 0 1
3 0 1 0 0 1
4 0 1 1 1 0
5 1 0 0 0 1
6 1 0 1 1 0
7 1 1 0 1 0
8 1 1 1 1 1

В комбинациях №№1-4 на вход переноса СIN и на затворы подключенных к нему транзисторов 3, 8, 9 и 16 поступает напряжение низкого уровня, которое соответствует значению «0» таблицы истинности сумматора. Поэтому транзисторы P-типа 3 и 8 открываются, а N-типа 9 и 16 - закрываются.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы P-типа 1, 2, 4 и 5, подключенные своими затворами к этим входам, открываются и N-типа 10-13 - закрываются, а на выходах двухвходовых логических элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 и ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, в соответствии с выполняемыми ими функциями, формируются напряжения: высокого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17, соответствующее значению «1» таблицы истинности сумматора, которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, и низкого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, которое поступает на затвор транзистора 15 и истоки транзисторов 6 и 16. Поэтому транзисторы P-типа 6 и N-типа 15 - закрываются. Через открытые транзисторы 1-5 с вывода питания высокого уровня напряжения 19 и 8 с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 на затворы транзисторов 7, 14 и на входы первого 21 и второго 22 инверторов поступает напряжение высокого уровня - «1», которое закрывает транзистор P-типа 7 и открывает транзистор N-типа 14. Так как на входы первого 21 и второго 22 инверторов поступает напряжение высокого уровня - «1», то после инверсии на их выходах, соответственно, СOUT и S формируются напряжения низкого уровня - «0». При этом входы первого 21 и второго 22 инверторов остаются изолированными от напряжения низкого уровня закрытыми транзисторами N-типа 9-13 и 16 и P-типа 6, 7. Таким образом, реализуется комбинация №1 таблицы истинности сумматора.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня («0»), а на вход слагаемого В(А) - высокого («1»), то транзисторы Р-типа 1(2), 5(4) и N-типа 11(10), 13(12), подключенные своими затворами к этим входам, открываются, P-типа 2(1), 4(5) и N-типа 10(11), 12(13) - закрываются, а на выходах двухвходовых логических элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 и ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, в соответствии с выполняемыми ими функциями, формируются напряжения: низкого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17, которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, и высокого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, которое поступает на затвор транзистора 15 и истоки транзисторов 6 и 16. Поэтому транзисторы P-типа 6 и N-типа 15 - открываются. Через открытые транзисторы 1(2) и 3 с вывода питания высокого уровня напряжения 19 на затворы транзисторов 7 и 14 и на вход первого инвертора 21 поступает напряжение высокого уровня - «1». Поэтому транзистор P-типа 7 закрывается, транзистор N-типа 14 открывается. Так как на вход первого инвертора 21 поступает напряжение высокого уровня - «1», то после инверсии на его выходе СOUT формируется напряжение низкого уровня - «0». Одновременно с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 через открытые транзисторы N-типа 14 и 15 и на вход второго инвертора 22 поступает напряжения низкого уровня - «0», которое инвертируется на его выходе S в напряжение высокого уровня - «1». При этом вход первого инвертора 21 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 9 и 12(13), а вход второго 22 - от напряжения высокого уровня закрытыми транзисторами P-типа 7 и N-типа 16. Таким образом, реализуется комбинация №2 (№3) таблицы истинности сумматора.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы P-типа 1, 2, 4, 5, подключенные своими затворами к этим входам, закрываются, N-типа 10-13 - открываются, а на выходах двухвходовых логических элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 и ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, в соответствии с выполняемыми ими функциями, формируются напряжения: высокого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17, которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, и низкого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, которое поступает на затвор транзистора 15 и истоки транзисторов 6 и 16. Поэтому транзисторы P-типа 6 и N-типа 15 закрываются. Через открытые транзисторы 12 и 13 с вывода питания низкого уровня напряжения 20 на затворы транзисторов 7 и 14 и на вход первого инвертора 21 поступает напряжение низкого уровня - «0». Поэтому транзистор P-типа 7 открывается, N-типа 14 - закрывается. Так как на вход первого инвертора 21 поступает напряжение низкого уровня - «0», то после инверсии на его выходе СOUT формируется напряжение высокого уровня - «1». Одновременно с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 через открытый транзистор P-типа 8 на вход второго инвертора 22 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 21 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 1, 2, 4, 5 и второго инвертора 22 - от напряжения низкого уровня закрытыми транзисторами N-типа 16 и P-типа 6. Таким образом, реализуется комбинация №4 таблицы истинности сумматора.

В комбинациях №№5-8 на вход переноса CIN и на затворы подключенных к нему транзисторов 3, 8, 9 и 16 поступает напряжение высокого уровня - «1». Поэтому транзисторы P-типа 3 и 8 закрываются, а N-типа 9 и 16 - открываются.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы P-типа 1, 2, 4 и 5, подключенные своими затворами к этим входам, открываются и N-типа 10-13 - закрываются, а на выходах двухвходовых логических элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 и ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, в соответствии с выполняемыми ими функциями, формируются напряжения: высокого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17, которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, и низкого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, которое поступает на затвор транзистора 15 и истоки транзисторов 6 и 16. Поэтому транзисторы P-типа 6 и N-типа 15 закрываются. Через открытые транзисторы 4, 5 с вывода питания высокого уровня напряжения 19 на затворы транзисторов 7, 14 и на вход первого инвертора 21 поступает напряжение высокого уровня - «1», которое закрывает транзистор P-типа 7 и открывает транзистор N-типа 14. Так как на вход первого инвертора 21 поступает напряжение высокого уровня - «1», то после инверсии на его выходе СOUT формируется напряжения низкого уровня - «0». Одновременно через открытый транзистор 16 с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18 на вход второго инвертора 22 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 21 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 10-13, а вход второго инвертора 22 - от напряжения высокого уровня закрытыми транзисторами P-типа 8 и N-типа 15. Таким образом, реализуется комбинация №5 таблицы истинности сумматора.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) высокого - «1», то транзисторы P-типа 1(2), 5(4) и N-типа 11(10), 13(12), подключенные своими затворами к этим входам, открываются, P-типа 2(1), 4(5) и N-типа 10(11), 12(13) - закрываются, а на выходах двухвходовых логических элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 и ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, в соответствии с выполняемыми ими функциями, формируются напряжения: низкого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17, которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, и высокого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, которое поступает на затвор транзистора 15 и истоки транзисторов 6 и 16. Поэтому транзисторы P-типа 6 и N-типа 15 открываются. Через открытые транзисторы 9 и 11(10) с вывода питания низкого уровня напряжения 20 на затворы транзисторов 7 и 14 и на вход первого инвертора 21 поступает напряжение низкого уровня - «0». Поэтому транзистор P-типа 7 открывается, транзистор N-типа 14 закрывается. Так как на вход первого инвертора 21 поступает напряжение низкого уровня - «0», то после инверсии на его выходе СOUT формируется напряжение высокого уровня - «1». Одновременно с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18 через открытые транзисторы P-типа 6 и 7 на вход второго инвертора 22 поступает напряжение высокого уровня - «1», которое инвертируется на его выходе S в напряжение низкого уровня - «0». При этом вход первого инвертора 21 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 3 и 4(5), а вход второго 22 - от напряжения низкого уровня закрытыми транзисторами P-типа 8 и N-типа 14. Таким образом, реализуется комбинация №6(№7) таблицы истинности сумматора.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы P-типа 1, 2, 4, 5, подключенные своими затворами к этим входам, закрываются, N-типа 10-13 - открываются, а на выходах двухвходовых логических элементов ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17 и ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, в соответствии с выполняемыми ими функциями, формируются напряжения: высокого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ 17, которое поступает на затвор транзисторов 6 и истоки транзисторов 8 и 15, и низкого уровня на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18, которое поступает на затвор транзистора 15 и истоки транзисторов 6 и 16. Поэтому транзисторы P-типа 6 и N-типа 15 закрываются. Через открытые транзисторы 9-13 с вывода питания низкого уровня напряжения 20 на затворы транзисторов 7 и 14 и на вход первого инвертора 21 поступает напряжение низкого уровня - «0». Поэтому транзистор P-типа 7 открывается, N-типа 14 - закрывается. Так как на вход первого инвертора 21 поступает напряжение низкого уровня - «0», то после инверсии на его выходе СOUT формируется напряжение высокого уровня - «1». Одновременно с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 18 через открытый транзистор N-типа 16 на вход второго инвертора 22 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом входы первого 21 и второго 22 инверторов остаются изолированными от напряжения высокого уровня закрытыми транзисторами P-типа 1-5 и 8. Таким образом, реализуется комбинация №8 таблицы истинности сумматора.

В предлагаемой схеме сумматора введены двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, что позволяет из схемы-прототипа исключить транзисторы P-типа седьмой, восьмой, десятый, одиннадцатый, N-типа двадцатый, двадцать первый, двадцать третий и двадцать четвертый и двухвходовые логические элементы И-НЕ и ИЛИ-НЕ, вследствие чего общее количество используемых транзисторов в схеме сумматора уменьшено на восемь и устранены все связи, которые ранее использовались для соединения терминалов этих транзисторов, что позволяет повысить надежность сумматора и снизить его массогабаритные показатели, сохраняя при этом быстродействие, достигнутое прототипом.

Таким образом, в предлагаемом сумматоре за счет уменьшения количества используемых компонентов и связей, необходимых для их соединения, повышена надежность и уменьшены массогабаритные показатели всего устройства. При этом быстродействие, достигнутое прототипом, сохраняется на прежнем уровне.

Сумматор, содержащий полевые транзисторы P-типа с первого по восьмой и N-типа с девятого по шестнадцатый, вход слагаемого А, соединенный с затворами первого, пятого, десятого и двенадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, одиннадцатого и тринадцатого транзисторов, вход переноса CIN, соединенный с затворами третьего, восьмого, девятого и шестнадцатого транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго и четвертого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками десятого, одиннадцатого и тринадцатого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, сток шестого - с истоком седьмого, стоки десятого и одиннадцатого - с истоком девятого, сток тринадцатого - с истоком двенадцатого, сток пятнадцатого - с истоком четырнадцатого, стоки третьего, пятого, девятого и двенадцатого - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса COUT а стоки седьмого, восьмого, четырнадцатого и шестнадцатого - с входом второго инвертора, выход которого является выходом результата сложения S, отличающийся тем, что в него введены двухвходовой логический элемент исключающее-или-не, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с истоками транзисторов восьмого и пятнадцатого и затвором шестого транзистора и двухвходовой логический элемент исключающее-или первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с истоками транзисторов шестого и шестнадцатого и затвором пятнадцатого транзистора.



 

Похожие патенты:

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования вычитания чисел в троичной системе счисления в прямых кодах.

Изобретение относится к области обработки информации и может быть использовано в вычислительной технике, системах коммуникации и защиты информации от несанкционированного доступа.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования позиционных аргументов [ni]f(2n) и [mi]f(2n ).

Изобретение относится к вычислительной технике и может быть использовано при построении надежных, портативных, многоразрядных, быстродействующих сумматоров и АЛУ.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций логического суммирования позиционных аргументов аналоговых сигналов [ni]f(2n ) и [mi]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к вычислительной технике, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики, функциональных узлов систем управления.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов предварительного суммирования аргументов множимого , в позиционном формате.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. .

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах или в качестве самостоятельного вычислительного элемента в гибридных вычислительных системах в качестве ускорителя арифметических вычислений

Изобретение относится к области вычислительной техники и предназначено для применения в специализированных вычислителях, а также в системах управления и контроля для вычитания чисел в дополнительном коде

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ

Функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики) // 2480817
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов слагаемых

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров для обработки массивов целых положительных чисел
Наверх