Функциональная первая входная структура условно "j" разряда сумматора fcd( )ru с максимально минимизированным технологическим циклом t для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" с формированием промежуточной суммы (2sj)1 d1/dn "уровня 2" и (1sj)1 d1/dn "уровня 1" первого слагаемого в том же формате (варианты русской логики)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования. Техническим результатом является повышение быстродействия процесса преобразования аргументов во входной структуре сумматора. В одном из вариантов изобретения условно «j» разряд входной функциональной структуры сумматора реализован с использованием логических элементов И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ. 9 н.п. ф-лы.

 

Текст описания приведен в факсимильном виде.

1. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(&)-И-НЕ, f1(}& )-ИЛИ-НЕ, f1(&)-И, f2(&)-И, f1(})-ИЛИ, f2(})-ИЛИ и f3(})-ИЛИ, а также логические функции f1( & )-НЕ и f2( & )-НЕ, в которых функциональные выходные связи являются первой и второй функциональной входной связью логической функции f2(})-ИЛИ, при этом функциональные входные связи логической функции f1(&)-И являются функциональными выходными связями логических функций f1(})-ИЛИ и f2(})-ИЛИ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f4(})-ИЛИ, f5(})-ИЛИ, f3(&)-И и f4(&)-И, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

- логическая функция f1(&)-И; - логическая функция f1(})-ИЛИ;
- логическая функция f1(&)-И-НЕ; - логическая функция f1(}& )-ИЛИ-НЕ; «= & 1=» - логическая функция f1( & )-НЕ изменения уровня аналогового сигнала входного аргумента.
2. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(&)-И-НЕ, f1(}& )-ИЛИ-НЕ, f1(&)-И, f2(&)-И, f1(})-ИЛИ, f2(})-ИЛИ и f3(})-ИЛИ, а также логические функции f1( & )-НЕ и f2( & )-НЕ, в которых функциональные выходные связи являются первой и второй функциональной входной связью логической функции f2(})-ИЛИ, при этом функциональные входные связи логической функции f1(&)-И являются функциональными выходными связями логических функций f1(})-ИЛИ и f2(})-ИЛИ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f4(})-ИЛИ, f5(})-ИЛИ, f3(&)-И, f4(&)-И и f5(&)-И, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

3. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(&)-И-НЕ, f1(&)-И, f2(&)-И, f1(})-ИЛИ, f2(})-ИЛИ и f3(})-ИЛИ, а также логические функции f1( & )-НЕ и f2( & )-НЕ, в которых функциональные выходные связи являются первой и второй функциональной входной связью логической функции f2(})-ИЛИ, при этом функциональные входные связи логической функции f1(&)-И являются функциональными выходными связями логических функций f1(})-ИЛИ и f2(})-ИЛИ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f4(})-ИЛИ, f2(&)-И-НЕ, f3(&)-И-НЕ, f4(&)-И-НЕ и f5(&)-И-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

4. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(&)-И-НЕ, f1(&)-И, f2(&)-И, f1(})-ИЛИ, f2(})-ИЛИ и f3(})-ИЛИ, а также логические функции f1( & )-НЕ и f2( & )-НЕ, в которых функциональные выходные связи являются первой и второй функциональной входной связью логической функции f2(})-ИЛИ, при этом функциональные входные связи логической функции f1(&)-И являются функциональными выходными связями логических функций f1(})-ИЛИ и f2(})-ИЛИ, отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f4(})-ИЛИ, f2(&)-И-НЕ, f3(&)-И-НЕ, f4(&)-И-НЕ, f5(&)-И-НЕ и f6(&)-И-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

5. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(})-ИЛИ, f2(})-ИЛИ, f1( & )-НЕ, f2( & )-НЕ и логическую функцию f1(}& )-ИЛИ-НЕ, в которой функциональные выходные связи являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых 1 n j и 1 m j «Уровня 1», отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f2(}& )-ИЛИ-НЕ, f3(}& )-ИЛИ-НЕ, f4(}& )-ИЛИ-НЕ, f5(}& )-ИЛИ-НЕ, f6(}& )-ИЛИ-НЕ, f7(}& )-ИЛИ-НЕ, f8(}& )-ИЛИ-НЕ, f9(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

6. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(&)-И, f1(})-ИЛИ, f2(})-ИЛИ, f1( & )-НЕ, f2( & )-НЕ и логическую функцию f1(}& )-ИЛИ-НЕ, в которой функциональные выходные связи являются первой и второй функциональной входной связью структуры для приема аргумента слагаемых 1 n j и 1 m j «Уровня 1», отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f2(}& )-ИЛИ-НЕ, f3(}& )-ИЛИ-НЕ, f4(}& )-ИЛИ-НЕ, f5(}& )-ИЛИ-НЕ, f6(}& )-ИЛИ-НЕ, f7(}& )-ИЛИ-НЕ и f8(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

7. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(&)-И, f2(&)-И, f1(})-ИЛИ, f2(})-ИЛИ и f2( & )-НЕ и логическую функцию f1( & )-НЕ, в которой функциональная выходная связь является функциональной входной связью логической функции f1(&)-И, а также включает логическую функцию f1(}& )-ИЛИ-НЕ, в которой две функциональные входные связи являются функциональной входной связью структуры для приема аргумента слагаемых 2 n j и 2 m j «Уровня 2», отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f3(&)-И, f4(&)-И, f2(}& )-ИЛИ-НЕ, f3(}& )-ИЛИ-НЕ, f4(}& )-ИЛИ-НЕ, f5(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

8. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(&)-И, f2(&)-И, f1(&)-И-НЕ, f1(})-ИЛИ, f2(})-ИЛИ, f3(})-ИЛИ и логические функции f1( & )-НЕ и f2( & )-НЕ, в которых функциональная выходная связь является функциональной входной связью логической функции f1(&)-И и f2(})-ИЛИ, а также включает логическую функцию f1(}& )-ИЛИ-НЕ, в которой две функциональные входные связи являются функциональной входной связью структуры для приема аргумента слагаемых 2 n j и 2 m j «Уровня 2», отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f3(&)-И, f4(&)-И, f5(&)-И, f4(})-ИЛИ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида

9. Функциональная первая входная структура условно «j» разряда сумматора fCD(Σ)RU с максимально минимизированным технологическим циклом t Σ для аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n) формата «Дополнительный код RU» с формированием промежуточной суммы (2 S j)1d1/dn «Уровня 2» и (1 S j)1d1/dn «Уровня 1» первого слагаемого в том же формате выполнена в виде двух структур логических функций, которые включают логические функции f1(&)-И, f2(&)-И, f1(&)-И-НЕ, f1(})-ИЛИ, f2(})-ИЛИ, f3(})-ИЛИ и логические функции f1( & )-НЕ и f2( & )-НЕ, в которых функциональная выходная связь является функциональной входной связью логической функции f1(&)-И и f2(})-ИЛИ соответственно, а также включает логическую функцию f1(}& )-ИЛИ-НЕ, в которой две функциональные входные связи являются функциональной входной связью структуры для приема аргумента слагаемых 1 n j и 1 m j «Уровня 1», отличающаяся тем, что в структуру условно «j» разряда введены дополнительные логические функции f4(})-ИЛИ, f2(}& )-ИЛИ-НЕ, f3(}& )-ИЛИ-НЕ и f4(}& )-ИЛИ-НЕ, при этом функциональные связи логических функций во входной структуре сумматора выполнены в соответствии с математической моделью вида



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. .

Изобретение относится к области вычислительной техники и предназначено для применения в специализированных вычислителях, а также в системах управления и контроля для вычитания чисел в дополнительном коде.

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах или в качестве самостоятельного вычислительного элемента в гибридных вычислительных системах в качестве ускорителя арифметических вычислений.

Сумматор // 2455680
Изобретение относится к вычислительной технике и может быть использовано при построении надежных, портативных, многоразрядных, быстродействующих сумматоров и АЛУ.

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования вычитания чисел в троичной системе счисления в прямых кодах.

Изобретение относится к области обработки информации и может быть использовано в вычислительной технике, системах коммуникации и защиты информации от несанкционированного доступа.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования позиционных аргументов [ni]f(2n) и [mi]f(2n ).

Функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики) // 2480817
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов слагаемых

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров для обработки массивов целых положительных чисел

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров, для обработки массивов целых положительных чисел

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Техническим результатом является расширение функциональных возможностей за счет введения операции суммирования по модулю. Устройство содержит n-разрядный и (n+1)-разрядный сумматоры, мультиплексор и регистр. 1 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Технический результат: создание устройства, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов, определяемое состоянием входных потенциальных двоичных сигналов, что в конечном итоге позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры. Для этого предложен одноразрядный полный сумматор с многозначным внутренним представлением сигналов, который содержит первый, второй и третий входные коммутаторы квантов тока I0 с первым, вторым и третьим токовыми выходами, первый, второй и третий источники входных логических сигналов, управляющие состоянием соответствующих коммутаторов квантов тока I0, первый и второй вспомогательные источники опорного тока, при этом в схему введены первое, второе и третье токовые зеркала, каждое из которых имеет по два инвертирующих идентичных токовых выхода, три дополнительных токовых зеркала. 1 з.п. ф-лы, 13 ил.

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования. Устройство содержит в каждом двоичном разряде один RS-триггер, семь логических элементов И, пять элементов ИЛИ, четыре элемента НЕ, информационный вход, первый и второй информационные выходы, шесть входов управления. Способ и устройство для его реализации обеспечивают выполнение таких логических операций, как прием кода в триггеры регистра, инвертирование кода всех триггеров регистра, операция сдвига принятого кода влево, операция сложения по модулю два, логическое сложение двух двоичных кодов, логическое умножение 7. н.п. ф-лы, 1 ил.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода суммы двух трехразрядных чисел, задаваемых двоичными сигналами. Устройство содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и шесть элементов И. 1 ил., 1 табл.

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура выполнена с использованием логических элементов И, ИЛИ, НЕ. 4 н.п. ф-лы.
Наверх