Накапливающий сумматор


 


Владельцы патента RU 2544748:

Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Северо-Кавказский федеральный университет" (RU)

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Техническим результатом является повышение быстродействия устройства за счет параллельного суммирования младших и старших k/2 разрядов входного k-разрядного числа, где k=2n - разрядность входных чисел. Устройство содержит три n-разрядных сумматора, 2n-разрядный регистр и мультиплексор. 1 ил.

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях.

Известен накапливающий сумматор, содержащий 3 сумматора и 3 регистра (см. Тарабрин Б.В. Справочник по интегральным микросхемам / Б.В. Тарабрин, С.В. Якубовский, Н.А. Барканов и др. Под ред. Б.В. Тарабрина. - 2-е изд., перераб. и доп. - М.: Энергия, 1981, рис.5-250, стр.741).

Недостатком указанного устройства является низкое быстродействие.

Наиболее близким по технической сущности и достигаемому результату к заявляемому изобретению является накапливающий сумматор, содержащий 2 сумматора и регистр (см. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. - М.: Радио и связь, 1990, рис.4.80, стр.263).

Недостатком данного устройства является низкое быстродействие.

Техническим результатом изобретения является повышение быстродействия.

Для достижения поставленного технического результата в накапливающий сумматор, содержащий первый и второй n-разрядные сумматоры и 2n-разрядный регистр, причем первые информационные входы первого сумматора соединены с k/2 младшими разрядами информационных входов устройства, где k=2n - разрядность входных чисел, информационные выходы первого сумматора соединены с первыми n информационными входами регистра, первые n информационных выходов которого соединены со вторыми информационными входами первого сумматора, на вход переноса которого подается сигнал логического нуля, первые информационные входы второго сумматора соединены с k/2 старшими разрядами информационных входов устройства, тактовый вход регистра является тактовым входом устройства, вход обнуления регистра является входом обнуления устройства, введены третий n-разрядный сумматор и мультиплексор, причем выход переноса первого сумматора соединен с управляющим входом мультиплексора, первые информационные входы третьего сумматора соединены с k/2 старшими разрядами информационных входов устройства и с первыми информационными входами второго сумматора, на вход переноса второго сумматора подается сигнал логического нуля, а на вход переноса третьего сумматора подается сигнал логической единицы, информационные выходы второго сумматора соединены с первыми n информационными входами мультиплексора, а выход переноса соединен с его первым n+1 информационным входом, информационные выходы третьего сумматора соединены со вторыми n информационными входами мультиплексора, а выход переноса соединен с его вторым n+1 информационным входом, первые n выходов которого соединены с (n+1)…2n информационными входами регистра, выходы которого являются информационными выходами устройства, а (n+1)…2n выходы соединены со вторыми информационными входами второго и третьего сумматоров, n+1 выход мультиплексора является выходом переноса устройства.

Поставленный технический результат достигается за счет параллельного суммирования младших и старших k/2 разрядов входного k-разрядного числа.

Сущность изобретения заключается в реализации следующего способа накопительного суммирования чисел Ai, поступающих последовательно в параллельном коде с разрядностью k на вход накапливающего сумматора. Младшие k/2 разрядов входного числа поступают на один сумматор, а старшие k/2 разрядов входного числа поступают на два сумматора одновременно, один из которых осуществляет суммирование с учетом входного сигнала переноса, равного логическому нулю, а второй осуществляет суммирование с учетом входного сигнала переноса, равного логической единице. В итоге результат суммирования для младших k/2 разрядов и для старших k/2 разрядов вычисляется одновременно, т.е. исключается необходимость начала процесса суммирования старших k/2 разрядов по окончании суммирования младших k/2 разрядов. Сигналом переноса по результатам суммирования младших k/2 разрядов выбирается один из результатов суммирования старших k/2 разрядов.

На фиг.1 представлена схема накапливающего сумматора.

Накапливающий сумматор содержит первый 1, второй 2 и третий 3 сумматоры, регистр 4, мультиплексор 5, информационные входы 6 устройства, вход переноса 7 устройства, входы 8 и 9 переноса сумматоров 2 и 3 соответственно, тактовый вход 10 устройства, вход обнуления 11 устройства, информационные выходы 12 устройства, выход переноса 13 устройства. Информационный вход 6 является k-разрядным входом устройства, на который подаются последовательно в параллельном коде суммируемые числа. Младшие k/2-разрядов входа 6 устройства соединены с первыми информационными входами первого 1 сумматора, а старшие k/2-разрядов соединены с первыми информационными входами второго 2 и третьего 3 сумматоров. На входы переноса 7 и 8 первого 1 и второго 2 сумматоров подается сигнал логического нуля, а на вход переноса 9 третьего сумматора 3 подается сигнал логической единицы. Информационные выходы первого сумматора 1 соединены с первыми n информационными входами регистра 4, а выход переноса первого сумматора 1 соединен с управляющим входом мультиплексора 5. Информационные выходы второго сумматора 2 соединены с первыми n информационными входами мультиплексора 5, а выход переноса соединен с его первым n+1 информационным входом. Информационные выходы третьего сумматора 3 соединены со вторыми n информационными входами мультиплексора 5, а выход переноса соединен с его вторым n+1 информационным входом. Первые n выходов мультиплексора 5 соединены с (n+1)…2n информационными входами регистра 4, выходы которого являются информационными выходами 12 устройства, причем первые n информационных выходов регистра 4 соединены со вторыми информационными входами первого сумматора 1, а (n+1)…2n выходы соединены со вторыми информационными входами второго 2 и третьего 3 сумматоров, при этом n+1 выход мультиплексора 5 является выходом переноса 13 устройства.

Накапливающий сумматор работает следующим образом.

Перед началом процедуры накапливающего суммирования на вход 11 обнуления устройства поступает сигнал, который обнуляет регистр 4. На информационный вход 6 устройства подаются последовательно в параллельном коде суммируемые k-разрядные числа Ai.

Младшие k/2 разрядов входного числа поступают на первый сумматор 1, а старшие k/2 разрядов входного числа поступают на первые информационные входы сумматоров 2 и 3 одновременно, причем сумматор 2 осуществляет суммирование в предположении, что сигнал условного переноса при суммировании младших разрядов будет равен нулю, а сумматор 3 осуществляет суммирование в предположении, что сигнал условного переноса при суммировании младших разрядов будет равен единице. В итоге результат суммирования для младших k/2 разрядов и для старших k/2 разрядов вычисляется одновременно, т.е. исключается необходимость начала процесса суммирования старших k/2 разрядов по окончании суммирования младших k/2 разрядов. Сигнал переноса по результатам суммирования младших k/2 разрядов с выхода переноса первого сумматора 1 поступает на управляющий вход мультиплексора 5. Если сигнал переноса равен нулю, то на выход мультиплексора 5 коммутируются сигналы с его первых информационных входов, а если сигнал переноса равен единице, то со вторых информационных входов. На информационных входах регистра 4 всегда будет сумма чисел, записанных в регистр 4 и поступающих па вход 6 устройства.

Тактовые импульсы, следующие синхронно с входными числами, записывают результат суммирования в регистр 4. Результат накапливающего суммирования Si с выхода регистра 4 поступает на выход 12 устройства, а на выход 13 устройства поступает сигнал переноса Po с (n+1)-го выхода мультиплексора 5.

Накапливающий сумматор, содержащий первый и второй n-разрядные сумматоры и 2n-разрядный регистр, причем первые информационные входы первого сумматора соединены с k/2 младшими разрядами информационных входов устройства, где k=2n - разрядность входных чисел, информационные выходы первого сумматора соединены с первыми n информационными входами регистра, первые n информационных выходов которого соединены со вторыми информационными входами первого сумматора, на вход переноса которого подается сигнал логического нуля, первые информационные входы второго сумматора соединены с k/2 старшими разрядами информационных входов устройства, тактовый вход регистра является тактовым входом устройства, вход обнуления регистра является входом обнуления устройства, отличающийся тем, что в него введены третий n-разрядный сумматор и мультиплексор, причем выход переноса первого сумматора соединен с управляющим входом мультиплексора, первые информационные входы третьего сумматора соединены с k/2 старшими разрядами информационных входов устройства и с первыми информационными входами второго сумматора, на вход переноса второго сумматора подается сигнал логического нуля, а на вход переноса третьего сумматора подается сигнал логической единицы, информационные выходы второго сумматора соединены с первыми n информационными входами мультиплексора, а выход переноса соединен с его первым n+1 информационным входом, информационные выходы третьего сумматора соединены со вторыми n информационными входами мультиплексора, а выход переноса соединен с его вторым n+1 информационным входом, первые n выходов которого соединены с (n+1)…2n информационными входами регистра, выходы которого являются информационными выходами устройства, а (n+1)…2n выходы соединены со вторыми информационными входами второго и третьего сумматоров, n+1 выход мультиплексора является выходом переноса устройства.



 

Похожие патенты:

Изобретение относится к области вычислительной техники и может быть использовано в устройствах для решения комбинаторных задач. Технический результат заключается в обеспечении возможности формирования каждого элемента сочетания в n-разрядном двоичном счетчике, контроль значений которого осуществляется с помощью позиционного дешифратора.

Изобретение предназначено для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к вычислительной технике, предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано как средство преобразования кодов.

Устройство предназначено для реализации простых симметричных булевых функций и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к компьютерной технике, а именно к технологиям для отображения множества областей заголовков строк и столбцов. Техническим результатом является осуществление автоматизированной настройки сводной таблицы данных в интерактивном режиме, включающей совместное манипулирование отличных представлений данных.

Изобретение относится к цифровой вычислительной технике и устройствам цифровой автоматики. Технический результат заключается в сокращении времени формирования импульса вычитания и импульса заема при построении схемы определения нулевых назначений триггеров всех тетрад.

Изобретение относится к области цифровой вычислительной техники и автоматики и может быть использовано для сложения двоичных кодов. Техническим результатом является повышение быстродействия.

Изобретение предназначено для реализации мажоритарной функции n аргументов - входных двоичных сигналов либо дизъюнкции (конъюнкции) тех же n аргументов, где n≠1 есть любое нечетное натуральное число, и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации.

Изобретение предназначено для сложения двух четырехразрядных двоичных чисел, задаваемых двоичными сигналами и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации.

Изобретение относится к средствам векторных вычислений деления/обращения удвоенной точности на вычислительных платформах с одним потоком команд и множеством потоков данных (SIMD).

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в программируемых логических интегральных схемах (ПЛИС). Техническим результатом является снижение аппаратных затрат на реализацию систем логических функций большого количества переменных в дизъюнктивной нормальной форме (ДНФ). Устройство содержит первую группу D-триггеров количеством k2n, где n - количество переменных, k - количество вычисляемых конъюнкций, в каждой из k подгрупп 2n триггеров, k≤2n, вторую группу D-триггеров количеством km, где m - количество вычисляемых логических функций, группу k блоков конъюнкций, группу m блоков вычисления функций, счетчик, дешифратор. Блоки конъюнкций и вычисления функций выполнены на основе передающих МОП транзисторов, инверторов и монтажной логики. 3 ил., 7 табл.

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операций умножения чисел. Техническим результатом является создание устройства, имеющего более высокое быстродействие и позволяющее работать с отдельными битами по ходу их формирования. Устройство содержит два блока, которые имеют ячеистую структуру и разбиты на колонки и ряды, элемент памяти, элементы управления записью информации и чтением информации из памяти. Первый блок является входным с числом колонок, равным сумме разрядов множимого и множителя и с числом рядов на один больше числа разрядов множимого. У второго блока число колонок и число рядов равно числу разрядов соответственно множимого и множителя. При этом используются ячейки четырех типов (ИЛИ, И, полусумматор, сумматор) с регистрами. 3 ил.

Изобретение относится к передаче информации по каналам связи. Техническим результатом является повышение надежности передачи структурированных сообщений, достигаемое за счет проверки правильности передачи структурированных блоков. В способе транслитерационного преобразования информации и ее передачи по каналам связи принимают структурированное сообщение и разбивают его на части. Первую часть разбивают на два равных блока данных, к которым добавляют контрольную информацию для получения координат строки и столбца матрицы транслитерации, по которым выбирают ячейку матрицы, соответствующую первой части сообщения. Из выбранной ячейки извлекают и осуществляют передачу в канал связи смыслового выражения, используемого для определения ячеек, допустимых для преобразования второй части сообщения. Вторую часть разбивают на два равных блока данных с добавлением контрольной информации для получения координат строки и столбца для выбора ячейки матрицы, из которой извлекают смысловое выражение, соответствующее второй части сообщения, и осуществляют его передачу в канал связи. Выбранное смысловое выражение используют для определения ячеек, которые допустимы для преобразования третьей части сообщения, при этом преобразование третьей и последующих частей осуществляют аналогично второй части. 1 ил.

Изобретение предназначено для реализации логических функций и может быть использовано в системах цифровой вычислительной техники как средство обработки двоичных кодов. Техническим результатом является расширение функциональных возможностей устройства за счет реализации любой из логических функций x1~x2~x3~x4, x1⊕x2⊕x3⊕x4, const 0, const 1. Устройство содержит четырнадцать ключей (111, …, 142). 1 ил., 1 табл.

Изобретение относится к области объединения источников информации, касающихся индивидуумов и коммерческих организаций, к которым индивидуумы принадлежат или принадлежали. Техническим результатом является построение точного профессионального профиля индивидуума. Способ включает в себя: прием первой записи, которая содержит личные данные индивидуума, наименование фирмы и роль индивидуума в фирме; установление соответствия между первой записью и данными, которые обеспечивают уникальный идентификатор фирмы для упомянутой фирмы, установление соответствия между первой записью и данными, которые обеспечивают уникальный идентификатор индивидуума для индивидуума; добавление к первой записи уникального идентификатора фирмы, уникального идентификатора индивидуума и уникального идентификатора роли для роли индивидуума в фирме; установление соответствия между первой записью и второй записью на основе уникального идентификатора фирмы, уникального идентификатора индивидуума и уникального идентификатора роли и объединение первой и второй записей в результирующую запись. 3 н. и 9 з.п. ф-лы, 4 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в программируемых логических интегральных схемах (ПЛИС). Техническим результатом является повышение достоверности функционирования за счет контроля правильности вычисления заданной логической функции в процессе работы. Устройство содержит группу n инверторов переменных, n групп передающих транзисторов, n - число входных переменных, по 2i, i=1, n транзисторов в группе, группу 2n инверторов настройки, выходной инвертор, входы n переменных, 2n входов настройки, группу 2n транзисторов отключения настройки, дополнительные инверторы, транзисторы подключения альтернативной цепочки, группу из шести дополнительных передающих транзисторов, вход напряжения питания, вход «Ноль вольт», выход ошибки, выход устройства. 5 ил., 1 табл.

Изобретение относится к вычислительной технике, предназначено для суммирования двоичных чисел и может быть использовано в системах передачи и обработки информации для цифровой обработки сигналов, при решении комбинаторных задач. Техническим результатом являются уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом. Устройство содержит древовидную структуру сумматоров, элемент ИЛИ и компаратор, причем информационные входы данных многовходового сумматора объединены в М групп n-разрядных внешних входов устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log2M[большее целое), первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2i] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, сигналы переносов сумматоров каскадов и выход компаратора, который сравнивает вычисленную сумму массива входных данных с заданным порогом, объединяются по ИЛИ и формируют выходной сигнал превышения порога. 1 ил.

Изобретение относится к средствам оценки данных поверхности земли. Технический результат заключается в повышении точности модели географической области. Принимают геодезические данные для множества местоположений на поверхности, причем геодезические данные содержат информацию о градиенте поверхности по меньшей мере для подмножества местоположений на поверхности. Формируют набор ограничивающих соотношений на основе геодезических данных, при этом набор ограничивающих соотношений соотносит неопределенные значения для временных изменений в высотах поверхности в подмножестве местоположений на поверхности с информацией о градиенте поверхности, включенной в геодезические данные, множество ограничивающих соотношений включает в себя неопределенные значения для временных изменений в высоте поверхности в нескольких местоположениях на поверхности. Идентифицируют конкретные значения для временных изменений в высотах поверхности в каждом местоположении на поверхности в подмножестве на основе определения решения набора ограничивающих соотношений. 3 н. и 30 з.п. ф-лы, 7 ил.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат и повышение быстродействия. Устройство содержит одиннадцать мажоритарных элементов и четыре настроечных входа. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит одиннадцать мажоритарных элементов (11, …, 111) и три настроечных входа. 1 ил.
Наверх