Устройство для суммирования

Авторы патента:

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Владельцы патента RU 2546569:

Открытое акционерное общество "Научно-производственное предприятие "Салют" (RU)

Изобретение относится к вычислительной технике и может использоваться в системах автоматического регулирования, автокомпенсаторах, в которых требуется получить результат накопления с помощью алгебраического сложения большого количества двоичных чисел. Технический результат заключается в увеличении быстродействия и надежности устройства для суммирования. Технический результат достигается за счет устройства для суммирования, которое содержит накапливающий сумматор, элемент 2И, а также параллельный регистр, который является оперативной памятью накапливающего сумматора, n первых младших входов накапливающего сумматора, (m+1) первых старших входов накапливающего сумматора, знаковый вход устройства, вход синхронизации параллельного регистра, выход переноса накапливающего сумматора, первый вход элемента 2И, вход выбора режима устройства. 1 ил.

Известно устройство для суммирования двоичных чисел (патент SU 1022153, опубл. 07.06.1983 г.), которое содержит накапливающий сумматор, счетчик, два элемента ЗАПРЕТ, первый и второй элементы И.

Недостатком данного устройства является то, что оно не может работать в дополнительном коде и имеет большой объем оборудования.

Наиболее близким аналогом (прототипом) заявляемого устройства является устройство для суммирования двоичных чисел (патент SU 1103223, опубл. 15.07.1984 г.). Данное устройство для суммирования двоичных чисел содержит не только накапливающий сумматор, счетчик, два элемента ЗАПРЕТ, первый и второй элементы ИЛИ, но и с целью расширения функциональных возможностей за счет обеспечения возможности суммирования двоичных чисел, представленных как дополнительным, так и обратным кодами, содержит первый, второй, третий, четвертый, пятый и шестой элементы И и элементы НЕ, что является особенностью устройства.

Недостатком известного устройства является низкое быстродействие из-за большого объема оборудования.

Задачей, на решение которой направлено заявляемое изобретение, является упрощение устройства, увеличение быстродействия и надежности устройства.

Данная задача решается за счет того, что устройство для суммирования содержит накапливающий сумматор, элемент 2И, а также параллельный регистр, который является оперативной памятью накапливающего сумматора. При этом n первых младших входов накапливающего сумматора соединены с входами устройства, а (m+1) первых старших входов накапливающего сумматора соединены со знаковым входом устройства, входы накапливающего сумматора соединены с входами параллельного регистра, выходы которого соединены со вторыми входами накапливающего сумматора и с выходами устройства, вход синхронизации параллельного регистра соединен с входом синхронизации устройства, выход переноса накапливающего сумматора соединен с первым входом элемента 2И, второй вход которого подключен к входу выбора режима устройства, а выход подключен к входу переноса накапливающего сумматора.

Отличительным признаком от прототипа является то, что в предлагаемом устройстве используется параллельный регистр, который позволяет последовательно суммировать входящие числа с каждым синхросигналом, исключая при этом содержащиеся в вышеуказанном прототипе счетчик, первый и второй элементы ИЛИ, второй, третий, четвертый, пятый и шестой элементы И, элемент НЕ, первый и второй элементы запрета.

На фиг.1 представлена блок-схема устройства для суммирования.

Устройство для суммирования содержит:

1 - накапливающий сумматор;

2 - параллельный регистр;

3 - элемент 2И;

4 - вход синхронизации;

5 - вход выбора режима.

Сущность работы данного изобретения заключается в том, что на первые информационные входы устройства накапливающего сумматора 1 поступает число х, выраженное обратным или дополнительным кодом, представленное n-информационными и одним знаковым разрядом, причем первый вход знакового разряда соединен с (m+1) старшими первыми входами накапливающего сумматора 1, а полученный результат представлен (n+m)-информационными и одним знаковым разрядами в обратном или дополнительном коде. Полученный результат записывается в параллельный регистр 2 по синхросигналу, поступающему на вход синхронизации 4. С выхода параллельного регистра 2 получаемый результат y поступает на выход устройства и на вторые информационные входы накапливающего сумматора 1.

Устройство позволяет суммировать массивы чисел путем алгебраического сложения очередного (n+1)-разрядного, включая знаковый разряд, (k+1)-го входного числа с результатом сложения предыдущих k чисел, хранящимся в регистре 2 после k-го синхросигнала, поступающего на вход синхронизации 4.

При суммировании чисел, выраженных обратным кодом, подается единичный сигнал на вход выбора режима 5 элемента 2И 3 и замыкается цепь циклического переноса. При этом единичные и нулевые сигналы переноса с выхода переноса накапливающего сумматора 1 поступают через элемент 2И 3 на вход переноса накапливающего сумматора 1.

При суммировании чисел, выраженных дополнительным кодом, подается нулевой сигнал на вход выбора режима 5 элемента 2И 3 и цепь циклического переноса накапливающего сумматора 1 поступает нулевой сигнал с выхода элемента 2И 3.

Устройство, содержащее m+n информационных разрядов, при суммировании чисел одного знака и максимальных по модулю допускает сложение 2^m чисел разрядностью (n+1), включая знаковый разряд.

Таким образом, за счет введения параллельного регистра и новых связей положительный эффект предлагаемого устройства заключается в уменьшении объема оборудования и, следовательно, в повышении быстродействия и надежности устройства.

Устройство для суммирования, содержащее накапливающий сумматор, элемент 2И, а также параллельный регистр, который является оперативной памятью накапливающего сумматора, отличающееся тем, что n первых младших входов накапливающего сумматора соединены с входами устройства, а (m+1) первых старших входов накапливающего сумматора соединены со знаковым входом устройства, выходы накапливающего сумматора соединены с входами параллельного регистра, выходы которого соединены со вторыми входами накапливающего сумматора и с выходами устройства, вход синхронизации параллельного регистра соединен с входом синхронизации устройства, выход переноса накапливающего сумматора соединен с первым входом элемента 2И, второй вход которого подключен к входу выбора режима устройства, а выход подключен к входу переноса накапливающего сумматора.

Похожие патенты:

Накапливающий сумматор // 2544748

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях.

Способ и устройство сложения двоичных кодов // 2537046

Изобретение относится к области цифровой вычислительной техники и автоматики и может быть использовано для сложения двоичных кодов. Техническим результатом является повышение быстродействия.

Двоичный сумматор // 2533078

Изобретение предназначено для сложения двух четырехразрядных двоичных чисел, задаваемых двоичными сигналами и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации.

Устройство формирования переноса в сумматоре // 2525111

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах для реализации арифметических устройств. Техническим результатом является повышение надежности.

Функциональная структура младшего разряда сумматора fcd(σ)ru для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" (варианты русской логики) // 2524562

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов слагаемых ±[1,2 n j]f(2n) и ±[1,2 m j]f(2n).

Параллельный сумматор-вычитатель на нейронах со сквозным переносом // 2523942

Изобретение относится к средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования и вычитания чисел в двоичной системе счисления в прямых кодах.

Способ формирования логико-динамического процесса преобразования условно минимизированных структур аргументов аналоговых сигналов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min в функциональной структуре сумматора ±f1(σru)min без сквозного переноса f1(±←←) и технологическим циклом ∆tσ → 5∙f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) // 2523876

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования и умножения условно минимизированных аргументов аналоговых сигналов слагаемых.

Функциональная структура сумматора f3 (сигмаcd) условно "g" разряда реализующая процедуру "дешифрирования" агрументов слагаемых [1,2sgh1]f(2a) и [1,2sgh2]f(2n) позиционного формата "дополнительный код ru" посредством арифметических аксиом троичной системы счисления f(+1,0,-1) и двойного логического дифференцирования d1,2/dn-f1,2(+-)d/dn активных аргументов "уровня 2" и удаления активных логических нулей "+1""-1"-"0" в "уровне 1" (варианты русской логики) // 2517245

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Комбинационный сумматор // 2514785

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации.

Способы выполнения элементарных вычислительных операций (эво) и устройство для его осуществления // 2505850

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования.

Многовходовой сумматор // 2547625

Изобретение относится к вычислительной технике, предназначено для суммирования двоичных чисел и может быть использовано в системах передачи и обработки информации для цифровой обработки сигналов, при решении комбинаторных задач. Техническим результатом являются уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом. Устройство содержит древовидную структуру сумматоров, элемент ИЛИ и компаратор, причем информационные входы данных многовходового сумматора объединены в М групп n-разрядных внешних входов устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log2M[большее целое), первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2i] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, сигналы переносов сумматоров каскадов и выход компаратора, который сравнивает вычисленную сумму массива входных данных с заданным порогом, объединяются по ИЛИ и формируют выходной сигнал превышения порога. 1 ил.

Схема управления элементом манчестерской цепи переноса // 2554853

Схема управления элементом манчестерской цепи переноса // 2562754

Изобретение относится к вычислительной технике и может быть использовано для построения надежных, портативных, многоразрядных, быстродействующих сумматоров, построенных по схеме «Манчестерская цепь переноса» (Manchester Carry Chain). Технический результат заключается в повышении надежности и уменьшении массогабаритных показателей. Схема управления элементом манчестерской цепи переноса содержит входы операндов А и В, инверсный выход сигнала Генерация G ¯ , выход сигнала Удаление D, прямой выход сигнала Распространение Р и инверсный выход сигнала Распространение-НЕ P ¯ , первый 1 и второй 2 инверторы, двухвходовой логический элемент ИЛИ-НЕ 3, первый 4 и второй 5 двухвходовые логические элементы И-НЕ. 1 ил.

Полусумматор // 2579980

Изобретение относится к устройствам обработки цифровых данных для сложения или вычитания и может быть использовано в устройствах вычислительной техники и систем управления. Техническим результатом является повышение помехоустойчивости устройства. Устройство содержит восемь n-транзисторов с прямыми входами управления и семь р-транзисторов с инверсными входами управления, прямой и инверсный входы синхронизации, два информационных входа, выходы суммы и переноса, шины питания VDD и земли. 5 ил.

Функциональная структура предварительного сумматора f1(σcd) условно "j" разряда параллельно-последовательного умножителя fσ(σ), реализующая процедуру "дешифрирования" аргументов частичных произведений со структурами аргументов множимого [mj]f(2n) и множителя [ni]f(2n) в позиционном формате "дополнительного кода" и формирования промежуточной суммы [1,2sjh1]f(2n) в позиционном формате "дополнительного кода ru" (варианты русской логики) // 2586565

Группа изобретений относится к вычислительной технике и может быть использована при построении параллельно-последовательного умножителя с входными аргументами слагаемых [mj]f(2n) и [ni]f(2n) в формате «дополнительный код». Техническим результатом является повышение быстродействия преобразования входных аргументов. В одном из вариантов структура реализована с использованием логических элементов И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ. 2 н.п. ф-лы.

Троичный полный последовательный сумматор (варианты) // 2616887

Группа изобретений относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначена для создания цифровых устройств троичной логики. Техническим результатом является реализация троичных полных последовательных сумматоров. В одном из вариантов троичный полный сумматор на два входа содержит два троичных полусумматора и троичный D-триггер. 2 н.п. ф-лы, 3 ил., 4 табл.

Двоичный вычитатель // 2621375

Изобретение относится к вычислительной технике. Технический результат заключается в упрощении двоичного вычитателя. Двоичный вычитатель предназначен для выполнения операции А-В-Bin, где А, В, Bin ∈ {0,1} есть входные двоичные сигналы, и может быть использован в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Двоичный вычитатель содержит элемент НЕ (1), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ (2), два замыкающих и два размыкающих ключа (31, 32 и 41, 42). За счет указанного аппаратурного состава достигнуто уменьшение цены по Квайну и устранение мест пересечения соединений. 1 ил., 1 табл.

Двоичный вычитатель // 2629453

Изобретение относится к двоичныму вычитателю, который формирует двоичный код разности двух двоичных чисел, задаваемых двоичными сигналами, а также формирования бита, определяющего ее знак. Технический результат заключается в обеспечении обработки трехразрядных двоичных чисел. Двоичный вычитатель содержит шесть элементов НЕ (11, …, 16), восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (21, …, 28) и шесть элементов И (31, …, 36). 1 ил., 1 табл.

Параллельный сумматор // 2635247

Изобретение относится к вычислительной технике и может быть использовано в арифметических сумматорах для выполнения операций суммирования над числами в двоичном коде. Технический результат заключается в сокращении объема оборудования и, как следствие, уменьшении энергопотребления за счет исключения одного n/2-разрядного двухвходового мультиплексора, одного одноразрядного двухвходового мультиплексора, одного n/2-разрядного сумматора и введения одного (n/2+1)-разрядного полусумматора. Сущность изобретения заключается в реализации следующего способа суммирования n-разрядных чисел А и В. Имея n-разрядный сумматор, делят его на 2 равные n/2-разрядные группы. На одном n/2-разрядном сумматоре суммируют младшие поля операндов Амл и Вмл, на втором n/2-разрядном сумматоре суммируют старшие поля операндов Аст и Вст при условии, что перенос на Cin2 на втором n/2-разрядном сумматоре равен «0». 1 ил.

Устройство сложения (вычитания) n чисел с настраиваемым модулем // 2637988

Изобретение относится к вычислительным устройствам, функционирующим в системе остаточных классов, и может быть использовано при аппаратной реализации криптографических алгоритмов. Технический результат - повышение быстродействия устройства. Для этого устройство содержит блоки памяти хранения значений слагаемых, блоки памяти хранения значений знаков слагаемых, многоканальный мультиплексор, мультиплексор, первый вычитающий счетчик, первый многовходовый логический элемент ИЛИ-НЕ, второй вычитающий счетчик, второй многовходовый логический элемент ИЛИ-НЕ, реверсный счетчик по настраиваемому модулю, третий вычитающий счетчик, третий многовходовый логический элемент ИЛИ-НЕ, счетчик по настраиваемому модулю, элементы задержки сигнала, выходной регистр. 1 ил.