Сдвигающий регистр

Авторы патента:

G11C19 - Цифровые запоминающие устройства со ступенчатым движением информации, например сдвиговые регистры (счетные цепи H03K 23/00)

1 (1 1) Союз Советск.- x

Социалистических

Республик

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидсте,".ьствавЂ” (22) Заявлено 09.07.71 (21) 1680870!18-24 с присоединением заяки уев (32) ПриоритетвЂ”

Опубликовано 05.05.74. Бюллетень Хе 17!

51) Ч. Кл. 6 11с 19/00

Гасударотвеииый ио:, итет (Совета Миииетооо СССР по делам изооретеиий

i и открытий

I (53) У, ..1,К 681.327.025 (083 8) " ата опубликования описания 26.!!.74 (72) Лвторы изобретения

Б. И. Мансуров и В. И. Горячев (7! ) 3 а я Г!l те.".ь (54) СДВ И ГАЮЩИ И РЕГИСТР

Изобретение относится к области вычислительной техники и может быть использовано в различных устройствах дискретного действия.

Известны сдвигающие регистры трехтактного действия, каждый разряд которого построен на пяти элементах «И-НЕ».

Недостатком, известного регистра является относительно большое число логических схем на разряд, управление разнополярными тактами и инверсная передача информации нз разряда в разряд.

Целью изобретения является упрощение схемы регистра.

Зта цель достигается тем, что в предложенном регистре каждый разряд регистра IIOстроен на двух триггерах, одно плечо .которых образовано элементом «2И-,2ИЛИ-НЕ», а другое вЂ” элементом «И-НЕ» у первого триггера и элементом «2И-НЕ» у второго, При этом выход элемента «2И-2ИЛИ-НЕ» первого триггера подключен к первому входу первой схемы «И» элемента «2-2ИЛИ-НЕ» второго триггера, вход первой схемы «И» элемента

«2И-2ИЛИ-НЕ» первого триггера соединен со входом второй схемы «И» элемента

«2И-2ИЛИ-НЕ» второго триггера.

Функциональная схема регистра приведена на чертеже.

Регистр содержит триггеры 1, 2, элементы

«2И-2ИЛИ-НЕ» 8, 4 элемент «И- -IE» 5, элемент «2И-НЕ» 6 и элемент «И» 7, 8.

Каждый разряд регистра содержит два триггера 1 и 2, реализованных на элементах

«2И-2ИЛИ-FIE» 8, 4 и элементах «И-НЕ» 5 и «2И-НЕ» 6. Рассмотрим роботу регистра на примере двух разрядов. Предположим,. что в исходном положении в регистре зафиксирован код 00. При этом на тактовых входах 9 вЂ” 11 сигналы отсутствуют (отсутствие тактирующего сигнала равносильно наличию на входах высоких уровней). Сдвиг информации в таком регистре осуществляется за три не совпадающих во времени такта. С приходом сигнала на вход 10 триггеры 2 и 2 устанавливаются в «О». Сигнал по входу 10 устанавливает триггеры 1 и 1 в «!», поскольку закрыты обе схемы «И» 7 и 8 элементов 8.

С поступлением тактирующего сигнала на вход 11 состояние триггеров 2 и 2 не изменяется, поскольку открыты схемы «И» 8 элементов 8 и 4.

Таким образом, при нулевом сигнале нз информационном входе 12 осуществляется запись «О» в первый разряд регистра п его подтверждение во втором. Пусть на входе 12 действует уровень логической 1. В этом слуЗО чае на выходе триггера 18 элемента 8 фор427387

Предмет изобретения

/Î 3

Составитель В. Горячев

Техред Е. Борисова

Корректор В. Гутман

Редактор Д. Утехина

Заказ 1661/515 Изд. М 818 Тираж 591 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, К-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред. «Патент» мируется «0», а на выходе разряда 14 элемента 4 сохраняется «1». Поступающий по входу 9 сигнал подтверждает состояние «0» в триггерах 2 и 2 . Поступающий затем по выходу 10 сигнал не изменяет состояния элемента 8, поскольку открыт элемент «И» элемента 8, та к как на входах 11 и 12 действуют высокие уровни. С приходом сигнала на вход lil элемент «И» 7 и 8 элемента 8 будут закрыты, т. е. триггер 2 устанавливается в состояние 1. При этом состояние триггера 1 не меняется, поскольку элемент .«И» 7 элемента У,во время действия сигнала на входе 11 удерживается в закрытом состоянии. По окончании сигнала на входе 11 открывается элемент «И» 7 элемента

8 на его выходе 18 формируется «0», и второй разряд оказывается подготовленным к переключению в состояние 1, в которое он устанавливается сигналом по входу 11 следующей серии из трех тактов.

Таким образом, при действии сигн ала 1 на входе 12 после первой серии из трех тактов в регистре фиксируется код 10, а после следующей серии вЂ” код 11.

Сдвигающий регистр, содержащий два триггера на разряд, выполненные на логических элементах «И-НЕ», «И-ИЛИ-НЕ», отличаюи ийся тем, что, с целью его упрощения, первый триггер каждого разряда выполнен на элементах «2И-2ИЛИ-НЕ» и элементе

«2И.НЕ», второй триггер вЂ” на элементе

«2И 2ИЛИ-НЕ» и элементе,«НЕ»; причем выход элемента «2И-НЕ» первого плеча первого триггера подключен ко вторым входам обоих элементов «2И» другого плеча того же триггера, а выход элемента «НЕ» первого плеча второго триггера подключен ко второму входу второго элемента «2И» второго .плеча того же триггера; выход элемента;«2И-.2ИЛИ-НЕ» второго плеча второго триггера подключен к первому входу первого элемента «2И» одноименно5 ro плеча первого триггера данного разряда и ко входу элемента «НЕ» первого плеча второго триггера; второй вход первого элемента «И» ,второго, плеча второго триггера соединен с выходом элемента «2И-2ИЛИ-НЕ» одноимен1О ного плеча первого триггера предыдущего разряда; при этом в каждом разряде вторые входы элементов «2И-НЕ» первых триггеров подключены к шине первого такта; первые входы вторых элементов «2И» вторых тригге15 ров подключены к шине второго такта, а первый вход первого элемента «2И» второго триггера и первый вход второго элемента

«2И» первого триггера подсоединены к шине третьего такта.

Похожие патенты:

Накопитель информации // 427377

Регистр // 424321

Сдвигающий регистр // 424234

Устройство для сдвига информации // 423176

Резервированный сдвиговый регистр1изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.с целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки. каждая ячейка содержит трехпороговый и однопороговый логические элементы, имеющие общий входной диодно-резисторный линейный сумматор, выходы которых объединены, через схему «и» соединены с двумя управляющими входами ячейки и подключены к двум входам линейного сумматора.на фиг. 1 дана структурная схема резервированного сдвигового регистра; на фиг. 2 — принципиальная схема элементарной ячейки.резервированный сдвиговый регистр содержит три канала. первый канал включает ячейки 1 и 2, второй — ячейки 3 и 4, третий — ячейки 5 и 6. первый, второй и третий каналы 5 содержат по три управляющие щины 7—9, 10—12 и 13—15 соответственно. на шины первого, второго и третьего каналов соответственно подаются управляющие сигналы л№, 5 // 423175

Изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.Известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».Однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.С целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки

Патент 418902 // 418902

Патент 417910 // 417910

Патент 417845 // 417845

Патент 417844 // 417844

Буферное запоминающее устройство // 415731

Регистр памяти // 2106698

Изобретение относится к вычислительной технике и может быть использовано в различных цифровых устройствах, работающих в условиях воздействия помех

Регистр сдвига // 2110099

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления, работающих в условиях воздействия помех

Сдвиговый регистр // 2116678

Изобретение относится к сдвиговым регистрам, включающим в себя множество каскадированных ступеней, каждая из которых имеет входной вывод и выходной вывод

Регистр сдвига // 2143140

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Регистр сдвига // 2186428

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств и устройств диагностирования

Устройство обращения циклического сдвига и обращенного перемежения данных // 2189629

Изобретение относится к устройству обращения циклического сдвига и/или обращенного перемежения данных

Элемент памяти с механизмом управления энергией // 2214009

Изобретение относится к программируемому материалу памяти и к ячейке памяти, содержащей указанный материал памяти, в частности к тонкопленочной ячейке памяти

Регистр сдвига // 2219597

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных автоматических управляющих устройств, а также в устройствах диагностирования

Регистр сдвига // 2247433

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Реверсивный регистр сдвига власова // 2309536

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики