Запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (I 11-6l3405

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. сьч)д-ву (22) Заявлено 27.07.?6 (21) 2387558(18-24 с присоединением заявки ¹ (23) Приоритет (43) Опубликовано 30.06.78. Бюллетень ¹ 24 (45) Дата опубликования описания 11.07.78 (51) М. Кл.- G 11С

11(40

Государственный комитет

Совета Министров СССР (53) УДК 681.327.66 (088.8) па делам изобретений н открытий (72) Авторы изобретения

А. Г. Сергеев и А. А. Орликовский

Московский институт электронной техники (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к области микроэлектроники и может найти применение в интегральных схемах (ИС) запоминающих устройств (ЗУ) .

Известны ЗУ, содер>кащие матрицу элементов памяти и разрядные усилители считывания, в которых коллекторы транзисторов усилителей считывания соединены шинами считывания (1). Такая коллекторпая связь обеспечивает наиболее простую схему ЗУ.

Наиболее близким техническим решением к изобретению является ЗУ, содержащее матрицу элементов памяти, разрядиыс усилители считывания, выполненные иа двух транзисторах, эмиттеры которых соединены с разрядными шинами матрицы, а базы — с управляющими шинами и шины считывания.

Недостаток известных ЗУ и ИС большой информационной емкости состоит в относительно невысоком быстродействии, связанном с длительным процессом перезаряда емкостей в узлах объединения коллекторов транзисторов усилителей считывания.

Цель изобретения — повышение быстродействия ЗУ.

Эта цель достигается тем, что оно содержит развязывающис элементы, например диод»l, при Iсм коллекторы первого и второго транзисторов усилителей считывания объед1шены в группы и подключены к катода>1 cooòl)còñòt)óioùèê диодов, аноды которых соединены с шинами считывания.

11а чертеже представлена схема предлагаемого ЗУ.

Устройство содержит разрядные усилители считываш:я (иа чертеже ис обозначены), »blii0, ll:c1IItb1c i1;1 двгх транзисторах 1 — 1 Ii

10 2 -1, 1 — 2 и 2 — -2... 1 — гг и 2 — и, базы которых соединены между собой соответственно уира»лгпощими шшгами 3 и 4, а эмиттсры подсоединены и соотвстству)ощим разрядным ш1»ам 5 — 1 и 6 — 1, 5 — 2 и 6 — 2... 5 — II, 15 11 6- гг митрlilil>1 (иа черте>кс ие обоэиачеi io) э.1с)1сипо13 памяти 7 — 1, 7 — 2... 7 — tl, р>1»13>1»1,113111огцис,ц оды 8 — 1 и 9 — 1, 8 — 2 и

9 — 2... 8--i и 9 — i, аноды которых соединяются с шинами считываш1я 10 и 11 соответ20 ствеиио.

На tepTe>»«иoêазаиа одна строка и-разрядной матрицы, состоящая из элементов памяти 7 -1... 7 -11, которые соединяются с соот»стет»ующим и р азрядиыми шш1ами

25 5 и 6 .l = 1иииой строки 12. Коллекторы

Tраиз>1сторо» оо ьсдииег ы в гpA tiilbt tio к коллекторoii. К об ц»M коллскторным узлам

13 — 1 и 14- — 1, 13- 2 и 14--2, 13 — i... 14 — i

Каж.i Oil i t)) il ill>1 ИОДК, !Ю 1СИ!>1 КатОДЬ(COOT

30»Стет»у1ОШИХ днг)дО» 8 li 9. (ЭС»1»етрОЫ 15 П

613405

16, одни выводы которых соединены с illllttavtt 10 и 11 соответственно, а другие подключены к общей шине источника питания

Е„, обеспечивают режим работы усилителей считывания. Источник тока 17, подклю- 5 чснный к шине 18 строки элементов памяти, обеспечивает режим питания строки.

ЗУ работает следующим образом.

В режиме хранения информации через транзисторы 1 и 2 токи не протекают. По- 10 этому потенциалы шин 10 и 11, являющихся выходами сигнала считывания, равны высокому уровню напря>кения и равны между собой. При считывании информации потенциалы баз транзисторов 1 и 2 на шп- 15 нах 3, 4 равны и выше потенциала базы включенного транзистора в невыбранном элементе памяти. Потенциал базы включенного транзистора выбранного элемента памяти выше, а потенциал базы выключенно- 20 го транзистора ниже потенциала баз транзисторов 1, 2, Будем считать для определенности, что хранению логической «1» соответствует такое состояние элемента, при котором транзистор элемента памяти, свя- 25 занный с шиной 5, выключен, а транзистор, связанный с шиной 6, включен, Пусть, например, элемент памяти хранит «1» и разрешается выборка информации из 1 разряда. При этом в разрядные шины 5 — 1 и 30

6 — 1 поступают разрядные токи. В этом случае при считывании, когда потенциал шины 12 повышается, разрядный ток шины

6 — 1 переключается в транзистор элемента памяти 7 — 1. Поэтому транзистор 2 — 1 вы- 35 ключен и, поскольку через транзисторы

2 — 2... 2 — n других разрядов токи не протекают, диоды 9 — 1... 9 — 2 выключены н на шине 11 высокий уровень напря>кения. С другой стороны, разрядный ток шины 5 — 1, 40 являющийся током считывания, переключается в транзистор 1 — 1 и соответствующий диод 8 — 1 включается. Через другие транзисторы 1 токи не протека|от. Ток, протекающий через диод 8 — 1 и резистор 15, 45 приводит к нонн>кению потенциала шипы

1О. Разность потенциалов шин 10 и 11 предс1анляст сигнал считанной информации.

Лналогнчно происходит считывание логнчсско o «О», при этом разность потенциалов шнн 10 н 11 имеет противоположный знак.

I1îñêoëüêó коллекторные узлы 13 — 1 и

14--1 группы, связанной с выбираемым разрядом, развязаны от коллекторных узлов других групп диодами 8 и 9, имеющими малые значения емкостей, емкости узлов этих групп практически не влияют на скорость перезаряла узлов 13 и 14 выбираемого раз ряда. Введение развязывающих диодов приводит к небольшому усложнению схемы ЗУ и вносит паразитные емкости в шины 10 и

11. Однако, поскольку число диодов значительно меньше числа транзисторов усилителей считывания, в схеме обеспечивается существенный выигрыш по быстродействию.

1(онкретное значение числа транзисторов усилителей считывания, объединяемых в группу Й, определяется в соответствии с требованиями к ИС ЗУ.

Формула изобретения

Запоминающее устройство, содержащее матрицу элементов памяти, разрядные усилители считывания, выполненные на двух транзисторах, эмиттеры которых соединены с разрядными шинами матрицы, а базы— с управляющими шинами, и шины считывания, отличающееся тем, что, с целью увеличения быстродействия устройства, оно содср>кит развязывающие элементы, например диоды, причем коллекторы первого и второго транзисторов усилителей считывания ооъсдннены в группы и подключены к катода м соответствующих диодов, аноды которых соединены с шинами считывания.

Источники информации, принятые во внимание при экспертизе

1. 1!атент СШ. 1 ¹ 3919566 кл. 307 †2, 19;