Запоминающее устройство

 

(») 6I3404

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Со(оз. Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 22.10.75 (21) 2183507/18-24 (51) М. Кл. G 11С 11/34 с присоединением заявки №

Государственный комитет

Совета Министров СССР (23) Приоритет (43) Опубликовано 30.06.78. Бюллетень ¹ 24 (45) Дата опубликования описания 15.06.78 (53) УДК 681.327.66 (088.8) до делам изобретений и открытий (72) Авторы изобретения

А. Г. Сергеев и А. A. Орликовский

Московский институт электронной техники (71) Заявитель т

/ - )-:

Е,. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО 4 - А ъ

Изобретение относится к области микроэлсктроники и может найти применение в интегральных схемах (ИС) запоминающих устройств (ЗУ).

Известны ЗУ, содержащие матрицу запоминающих элементов и разрядные усилители считывания и записи, выполненные на транзисторах, в которых коллекторы транзисторов усилителей считывания соединены с шинами считывания (1). Такая коллекторная связь обеспечивает наиболее простую схему ЗУ. В этих ЗУ эмиттеры упомянутых транзисторов соединены с разрядными шинами матрицы, а их базы — с управляющими шинами. Кроме того, эти ЗУ содержат транзисторы и другие компоненты, обеспечивающие выборку разряда и режим работы.

Наиболее близким техническим решением к изобретению является ЗУ, которое содержит матрицу элементов памяти и разрядные усилители считывания и записи, выполненные на четырех транзисторах, эмиттеры первых двух транзисторов соединены с разрядными шинами, базы — с управляющими шинами, а коллекторы — с шинами считывания, коллекторы вторых двух транзисторов соединены с разрядными шинами, а базы объединены и подключены к одним из адресных шин (2).

Недостатки этого ЗУ заключаются в его относительной сложности и большой потреб2 ляемой мощности. Емкости в узлах объединения эмиттеров, транзисторов, обеспечивающих выборку разрядов, обусловленные паразитными емкостями транзисторов разных разря5 дов, снижают быстродействие ЗУ. Кроме того, необходимость использования для управления

ЗУ импульсов нагряженпя, подаваемых по адресным шинам, приводит к значительной сложности оконечных каскадов дешифратора

ip адресов, пх большой потребляемой мощности и невысокому быстродействшо.

Целью изобретения является упрощение устройства, уменьше »с потребляемой им мощности и повышение его быстродействия.

1,-. Эта пель достигается тем, что в нем эмиттеры вторых двух транзисторов объединены и подключены к другим адресным шинам.

На чертеже представлена электрическая схема предложенного устройства.

Устройство содер>кит разрядные усилители считывания и записи, содержащие транзисторы 1 и 2, базы которы.: соединены соответственно с управляющими шинами 3 и 4, эмиттеры — с разрядными шинами 5, 6, а коллекTopbl — с шива ми 7, 8 c÷11TûÂÿíèÿ, и транзисторы 9,10, коллекторы которых соединены с разрядными шинами 5 и 6, а базы и эмиттеры соответственно соединены между собой адресными шинами 11, 12. На чертеже показа3р на одна строка матрицы элементов 13 памя613404

55 № 1331815, 60 ти, которые соединяются с соответствующими разрядными шинами 5 и 6 и шинами 14, 15 строки. Резисторы 16, 17, одни выводы которых соединены с шинами 7 и 8, а другие подключены к общей шине источника питания, обеспечивают режим работы усилителей считывания. Источник 18 тока, подключенный к шине 15, обеспечивает режим питания строки элементов памяти.

Устройство работает следующим образом.

В реж; ме храпения информации ток в шину

12, а соответственно и в шины 5 и 6 поступает, и все транзисторы 1, 2 выключены. При этом разрядные усилители не потребляют мощность. При выборке информации потенциал шины 14 повышается, а в шину 12 выбираемого разряда подается импульс тока. Транзисторы 9 и 10 выполняются идентичными по структуре и топологии, поэтому практически равные токи поступают в разрядные шины 5 и 6. Поскольку в шины 12 других разрядов ток не поступает, соответствующие разрядные усилители не потребляют мощность.

При считывании информации уровни напряжения шин 3, 4 на базах транзисторов 1 и 2 равны и должны быть выше потенциала базы включенного транзистора в невыбранном элементе 13 памяти. Уровень высокого напряжения на шипе 14 при выборке таков, что потенциал базы включенного транзистора выбранного элемента 13 выше, а потенциал базы выключенного транзистора ниже потенциала баз транзисторов 1, 2.

Будем считать, что хранению логического

«0» соответствует такое состояние элемента, при котором транзистор элемента 13, связанный с шиной 5, включен, а транзистор, связанный с шиной 6, выключен. При хранении логической «1» наоборот: первый транзистор выключен, а второй включен. Пусть, например, элемент памяти хранит «0». В этом случае при считывании потенциал базы включенного транзистора элемента 13 памяти становится выше потенциала базы транзистора 1, и разрядный ток, поступающий в шину 5, переключается в транзистор элемента 13 памяти. Поскольку через транзистор 1 ток не идет, на шине 7 — высокий потенциал. С другой стороны, потенциал базы выключенного транзистора элемента 13 ниже потенциала базы транзистора 2, и разрядный ток шины 6 переключается в транзистор 2. В результате на шине 8 формируется нижний уровень напряжения. Разность потенциалов шин 7 и 8 представляет сигнал считанной информации. Аналогично происходит считывание «1». При этом разность потенциалов шин 7 и 8 имеет противоположный знак.

При записи информации выборка элемента памяти производится так же как и при счи5

35 тывании, а запись осуществляется по шинам

3 и 4 путем понижения потенциала базы одного из транзисторов 1, 2 относительно его значения в режиме хранения и считывания.

Предположим, что элемент памяти хранит «О».

В этом случае для записи логической «i » потенциал базы транзистора 2 понижается и становится ниже потенциала базы транзистора элемента 13, связанного с шиной 6. При этом разрядный ток шины 6 переключается в транзистор элемента, связанный с шиной 6, который включается. Перекос напряжений на базах транзисторов 1, 2 приводит к перебросу триггера элемента памяти. После окончания выборки элемент памяти оказывается в состоянии хранения «1». Если в исходном состоянии элемент памяти хранит «1», то его состояние не меняется.

Предлагаемое устройство обладает следующими преимуществами в сравнении с прототипом. Не нужны диоды и резисторпые источники постоянных токов разрядных шин и диодов, что упрощает устройство и исключает потребление мощности в режиме хранения.

Соединение эмиттеров двух транзисторов, обеспечивающих выборку разрядов соответствующими адресными шинами, уменьшает узловые паразитные емкости, что повышает быстродействие устройства. Транзисторы, обеспечивающие выборку разряда, одновременно служат оконечным каскадом дешифратора, что упрощает схему дешифратора, повышает его быстродействие и уменьшает потребляемую им мощность.

Формула изобретения

Запоминающее устройство, содержащее матрицу элементов памяти и разрядные усилители считывания и записи, выполненные на четырех транзисторах, эмиттеры первых двух транзисторов соединены с разрядными шинами, базы — с управляющими шинами, а коллекторы — с шинами считывания, коллекторы вторых двух транзисторов подключены к разрядным шинам, а базы объединены и подключены к одной из адресных шин, от л ич а ю щ е е с я тем, что, с целью упрощения устройства, уменьшения потребляемой им мощности и повышения быстродействия, в нем эмиттеры вторых двух транзисторов объединены и подключены к другим адресным шинам.

Источники информации, принятые во внимание при экспертизе

1. Патент США № 3725878, кл. 340 — 173, опубл. 1973.

2. Патент Великобритании кл. НОЗК, опубл. 1973.

Редактор А. Купрякова

Составитель А. Сергеев

Техрсд И. Михайлова

Корректоры: Н. Федорова и Л. Орлова

Заказ 1135j19 Изд, М> 492 Тираж 734 Подписное

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская, наб., д. 4/5

Типография, пр. Сапунова, 2