Ячейка памяти

 

(19)SU(11)611581(13)A1(51)  МПК ⁵    _G11C11/34(12) ОПИСАНИЕ ИЗОБРЕТЕНИЯк авторскому свидетельствуСтатус: по данным на 17.12.2012 - прекратил действиеПошлина:

(54) ЯЧЕЙКА ПАМЯТИ

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах (ЗУ) ЭВМ и устройств цифровой автоматики. Известны интегральные матрицы ЗУ, ячейки которых выполнены на p-n-p-n приборах с продольной структурой, которые изолированы друг от друга при помощи обратносмещенного p-n перехода. Необходимость изоляции приборов, обусловленная наличием паразитной связи между ними, приводит к увеличению площади ячейки и, следовательно, матрицы. Наиболее близким к изобретению техническим решением является ячейка памяти, содержащая полупроводниковую подложку первого типа проводимости с расположенными в ней двумя изолированными диффузионными областями второго типа проводимости, в одной из которых расположена область первого типа проводимости, подключенная к основной числовой шине, слой диэлектрика и электрод. Однако они характеризуются низкой степенью интеграции, связанной с необходимостью изоляции одной ячейки от другой. Цель изобретения - уменьшение площади, занимаемой ячейкой на кристалле. В описываемой ячейке это достигается тем, что она содержит дополнительную числовую шину, к которой подключен электрод, нанесенный на слой диэлектрика, расположенный на поверхности полупроводниковой подложки между изолированными диффузионными областями второго типа проводимости. На фиг. 1 представлена описываемая ячейка памяти; на фиг. 2 - фрагмент топологии матрицы. В полупроводниковой подложке 1 первого типа проводимости, например из кремния n-типа проводимости, выполнены изолированные диффузионные области 2 и 3 второго типа проводимости (p-типа), в одной из которых сформирована область 4 первого типа проводимости (n-типа). Указанные области образуют n-p-n-p прибор, эмиттерами которого являются области 4 и 2, а базами - области 3 и 1. Эмиттер 4 подключен к основной числовой шине 5, эмиттеры 2 приборов ячеек в столбцах связаны между собой диффузионными разрядными шинами 6. Между областями 3 и 2 в ячейке нанесен слой 7 диэлектрика, например окисла кремния, толщиной порядка 0,2 мкм, на котором выполнен электрод 8, подключенный к дополнительной числовой шине 9. Области 3 и 2 вместе с изолированным от подложки электродом 8 образуют МОП-транзистор. При считывании на числовые шины 5 и 9 выбранной строки матрицы подаются отрицательные импульсы напряжения, причем амплитуда импульса на числовой шине 9 должна быть меньше порога отпирания МОП-транзистора, а на числовой шине 5 - больше динамического порога включения p-n-p-n прибора, находящегося в равновесном состоянии. Приборы выбранной строки, бывшие в состоянии "1" (т.е. в равновесном состоянии, когда потенциал области 3 близок к "0"), включаются, и через них протекает ток считывания. При этом неосновные носители инжектируются p-эмиттером 2 лишь в область n-базы 1, расположенную под электродом 8, а так как ее потенциал понижен напряжением на этом электроде. Приборы, бывшие в состоянии "0" (когда область 3 заряжена отрицательным зарядом), не включаются. При записи на выбранную числовую шину 9 подается отрицательный импульс, превышающий пороговое напряжение МОП-транзистора, а на разрядную шину 6 тех приборов, в которых должен быть записан код "0", подается отрицательный импульс. Во время выполнения этой операции работает только МОП-транзистор, что сохраняет самоизоляцию ячеек. Использование матрицы, обладающей свойством самоизоляции ячеек, упрощает изготовление интегральных схем ЗУ на p-n-p-n приборах и позволяет на порядок повысить их степень интеграции, и, тем самым, информационной емкости. Это достигается существующими в настоящее время технологическими методами.

Формула изобретения

ЯЧЕЙКА ПАМЯТИ, содержащая полупроводниковую подложку первого типа проводимости с расположенными в ней двумя изолированными диффузионными областями второго типа проводимости, в одной из которых расположена область первого типа проводимости, подключенная к основной числовой шине, слой диэлектрика и электрод, отличающаяся тем, что, с целью уменьшения площади, занимаемой ячейкой на кристалле, она содержит дополнительную числовую шину, к которой подключен электрод, нанесенный на слой диэлектрика, расположенный на поверхности полупроводниковой подложки между изолированными диффузионными областями второго типа проводимости.

РИСУНКИ

Рисунок 1, Рисунок 2