Устройство для решения дифференциальных уравнений в частных производных

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик ои781840

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6t) Дополнительное к авт. свид-ву (22) Заявлено 130279 (2! ) 2749161/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 2311.80. Бюллетень Мо 43

Дата опубликования описания 2/11,80 (51)М. Кл.з

G G 7/44 г

Государственный комитет

СССР ло делам изобретений и открытий (53) УДК 681. 333 (088. 8) (72) Авторы изобретения

M.Н. Кулик, В.Н. Белецкий, В.С; Мазурчук и В.В. Рыбченко

Институт электродинамики АН Украинской CCP (71) Заявитель (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНО т къ 1 1 1 .".з

УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ lO

Изобретение относится к гибридной вычислительной технике и может быть использовано для решения дифференциальных уравнений в частных производных.

Известно устройство для решения дифференциальных уравнений в частных производных, содержащее аналоговый процессор, потенциометр и нуль-индикатор, аналоговый процессор собирают из резисторов в соответствии с выбранной конечно-разностной аппроксимацией исходного уравнения 11. Входы аналогового процессора посредством пружинных контактов подсоединены к электропроводной бумаге, на которой в виде графика нанесены значения исследуемой функции на предыдущем временном слое. Аналоговый процессор можно передвигать по графику плавно или дискретно, при этом на его выходе получается результат решения в виде непрерывной кривой или ряда точек.

Решение отыскивается вручную нуль-ме-25 т одом.

Недостатки этого устроиства — срав-. нительно большие затраты времени на решение уравнения и невысокая (аналоговая) точность решения. Зр

Наиболее близким по технической сущности к изобретению является устройство, содержащее линейный блок задания функций, выход которого подключен к первому входу блока многослойной сеточной области, нелинейный блок задания функций, выход которого подключен ко второму входу блока многослойной сеточной области, выход которого соединен с первым входом аналогоаого процессора, первый выход которого соединен с третьим вхбдом блока многослойной сеточной области «2 .

Это устройство позволяет решать линейные и нелинейные дифференциальные уравнения в частных производных, реализуя явные или неявные аппроксимации исходных уравнений. Перед началом решения на функциональных преобразователях нелинейного блока задания функций набираются нелинейные зависимости, входящие в исходное уравнение. АналоГовый процессор собирается из резисторов в соответствии с выбранной конечно-разностной аппроксимацией исходного уравнения. Отводы линейного и нелинейного блоков задания функции пространственно совмещены на коммутационном поле многослойной сеточной

781840 области. Результат решения отыскивается вручную нуль-методом.

Однако это устройство обладает невысоким быстродействием в связи с необходимостью вручную отыскивать решение нуль-методом, а также невысокой (аналоговой) точностью решения конечно-разностных уравнений.

Цель изобретения — повышение быстродействия и точности решения.

Поставленная цель достигается тем, что в устройство для решения дифференциальных уравнений в частных производных дополнительно введены аналоговый запоминающий блок, блок ключей, функциональный преобразователь, цифровой вычислительный блок, блок памяти и блок управления, причем вход устройства соединен с первыми входами блока памяти и блока управления, второй выход аналогового процессора подключен к первому входу блока ключей, первый выход которого соединен со входом аналогового запоминающего блока, выход которого подключен ко второму входу аналогового процессора, второй выход блока ключей соединен со вторым входом блока памяти и первым входом функционального преббразователя, выход которого подключен ко второму входу блока ключей, первый выход блока памяти соединен со вторым входом функционального преобразователя, второй выход блока памяти подключен к первому входу цифрового вычислительного блока и ко второму входу блока управления, первый выход которого соединен с третьим входом блока памяти, второй выход блока управления соединен с третьими входами функционального преобразователя, блока ключей и со вторым входом цифрового вычислительного блока, выход кото20

40 рого подключен к четвертому входу блока памяти, третий выход которого является выходом устройства, кроме. того, блок управления содержит дешифратор адреса, дешифратор операции, гене-4 ратор тактовых импульсов, счетчик и регистр, причем выход генератора тактовых импульсов соединен с первым входом счетчика, выход которого подключен ко входу дешифратора адреса, выход которого является первым выходом блока управления, второй вход счетчика и вход регистра являются вторым входом блока управления, первым -входом которого является третий вход счетчика, выход регистра подключен ко входу дешйфратора операции, выход которого является вторым выходом блока управления. Цифровой вычислйтельный блок содержит накапливающий сумматор, коммутатор, умножитель, два регистра и дешифратор операции, причем первый вход цифрового вычислительйого блока соединен с первыми входами регистров и дешифратора операции, второй вход которого является вторым входом цифрового вычислительного блока, выход дешифратора операции подключен ко вторым входам регистров и к первым входам коммутатора, умножителя и накапливающего сумматора, выход первого регистра соединен со вторым входом коммутатора, выход которого подключен ко второму входу умножителя, выход второго регистра соединен с третьим входом умножителя, выход которого подключен ко второму входу накапливающего сумматора, выход которого соединен с третьим входом коммутатора и является выходом цифрового вычислительного блока.

На фиг. 1 представлена блок-схема устройства, на фиг. 2 — аналоговый процессор, на фиг. 3 — блок управления, на фиг. 4 — цифровой вычислительный блок.

Устройство содержит линейный блок

1 задания функций, нелинейный блок 2 задания функции, блок 3 многослойной сеточной области, аналоговый процессор 4, аналоговый запоминающий блок 5, блок б ключей, функциональный преобразователь 7, цифровой вычислительный блок 8, блок 9 памяти, блок

10 управления. Входом устройства 11 является первый вход блока 9 памяти и первый вход блока 10 управления, а выходом 12 является третий выход блока 9 памяти. Блок 6 ключей в зависимости от сигналов блока 10 управления коМмутирует аналоговые сигналы от функционального преобразователя 7 к аналоговому запоминающему блоку 5 или от аналогового процессора 4 к функциональному преобразователю 7 и блоку 9 памяти. Ячейки аналогового запоминающего блока 5 выполнены на запоминающих интегральных операционных усилителях.

Функциональный преобразователь 7 состоит из двух аналоговых сумматоров, нелинейного аналогового преобразователя, реализующего кусочно-линейную аппроксимацию заданной функции и аналогового умножителя, причем первый вход первого сумматора соединен с первым выходом блока б ключей, второй вход первого сумматора соединен с первым выходом блока 9 памяти, вход нелинейного преобразователя соединен с первым выходом блока 9 кяиочей, выход первого сумматора соединен с первым входом умножителя, выход нелинейного преобразователя соединен со входом умножителя, выход которого соединен с первым входом второго сумматора, второй вход которого соединен с первым выходом блока 6 ключей, выход второго сумматора является выходом функциональйого преобразователя 7. Аналоговый процессор 4 содержит резисторы 13 и 14.

Входы 15, 16 и 17 процессора 4 подключены к выходам ячеек блока 5.

781840

Цифровой вычислительный блок 8 (Фиг. 4) содержит накапливающий сумматор 18,коммутатор 19, умножитель

20, два регистра 21, 22 и дешифратор

23 операции, причем первые входы регистров и дешифратора операций соединены со вторым выходом блока 9 памяти, второй вход дешифратора опера-ций соединен со вторым выходом блока

10 управления, выход дешифратора операций соединен с первыми входами коммутатора, умножителя, накапливающего сумматора и со вторыми входами регистров, второй вход коммутатора соединен с выходом накапливающего сумматора, выход коммутатора соединен со вторым входом умножителя, выход которого сое-3S динен со вторым входом накапливающего сумматора, выход первого регистра соединен с третьим выходом умножителя, выход второго регистра соединен с третьим входом коммутатора, выходом цифрового вычислительного блока является выход накапливающего сумматора.

Блок 9 памяти содержит ячейки для хранения цифровых кодов, аналого-цифровой преобразователь преобразования информации от аналогового процессора

4 и цифроаналоговый преобразователь для преобразования кодов, поступаЮщих к функциональному преобразователю 7.

Блок 10 управления {фиг. 3) включает дешифратор 24 адреса, дешифратор З )

25 операции, генератор 26 тактовых импульсов, счетчик 27 и регистр 28. Причем выход генератора тактовых импульсов соединен с первым входом счетчика, второй вход которого и вход ре- З5 гистра соединены со вторым выходом блока 9 памяти, выход счетчика соединен со входом дешифратора адреса, выход которого соединен с третьим входом блока 9 памяти, выход регистра 40 соединен со входом дешифратора операции, выход которого соединен с третьим входом блока 6 ключей, с третьим входом функционального преобразователя 7 и со вторым входом цифрового вычисли-. тельного блока 8.

При решении дифференциальных уравнений в частных производных блок 10 управления реализует следующие операции: ввод информации в аналоговый процессор 4, съем информации из аналого» вого процессора 4 и совместная работа с цифровым вычислительным блоком 8.

Реализация этих операций осуществляется с помощью подпрограмм, хранимых s блоке 9 памяти. Для .того, чтобы соста-С5 вить в целом программу работы предлагаемого устройства, необходимо составить последовательность выполнения подпрограмм,записать эту последовательность в блок 9 памяти и перед началом рабо- » ты в счетчике блока управления установить начальный адрес программы. При этом возбуждается шина дешифратора адреса, соответствующая начальному адресу програмчы и иэ блока 9 памяти в счетчик записывается начальный адрес массива кодов чисел 9;, + bt/R д x+, а в регистр-код, который соответствует номеру начальной ячейки аналогового запоминающего блока 5. В результате считываются коды чисел 911

R 4 dt/R y Д х и поступают в функцио1 2.

Р нальный преобразователь 7, который воспроизводит напряжение 4, последнее через блок б ключей, управляемых от дешифратора операций, записывается в ячейку блока 5, номер которой был записан В регистре блока управления.

С приходом следующего тактового импульса содержимое счетчика увеличивается на единицу и.вьзаеописанные операции повторяются, в результате которых из блока 9 памяти считывается код числа 9 .1 и напряжение, 9 воспроизводимое блоком 7, через блок б записывается в следующую ячейку аналогового запоминающего блока 5 и т.д. до тех пор, пока из блока 9 памяти не будет считан весь указанный в программе массив чисел.

Для съема информации в счетчике

19 устанавливается начальный адрес ячейки блока 9 памяти, начиная с которой в блоке 9 памяти записывается массив информации из аналогового процессора. управление ключами в блоке б ключей осуществляется от дешнфратора операций по коду числа, записанного в регистре блока управления. В дальнейшем с приходом каждого тактового импульса из аналогового процессора 4 в блок 9 памяти записывается одно иэ значений решение до тех пор, пока не будет снят из процессора 4 весь укаэанный в программе-массив чисел.

При совместной работе с цифровым вычислительным блоком 8 блок 10 управления с помощью счетчика и дешифратора адреса выбирает из блока 9 памяти операнды, необходимые для работы цифрового блока 8.

Работу устройства рассмотрим на примере решения нелинейного уравнения теплопроводности а ()а к

Неявная конечно-раэностная схеча

1 уравнения имеет вид (У,2....К (2)

Для моделирования системы 2 уравнений аналоговый процессор 4 собирается по схеме (Фиг. 2). Входы 15, 16, и 17 аналогового процессора 4 соединены с выходами ячеек аналогового запоминающего блока 5. Соотношение величин резисторов 13 ". 14, найденное из сравнения разностного уравнения 2

781840 I0

g4q к (5)

Р 14 Р14 де vviayviи и п.14 оыределяется 45 формулой (3), а напряжение 8,к " — напряжение i-го узла аналогового процессора 4 (фиг. 2).

Таким образом, из постоянных резисторов 13 и 14 собирается аналоговый процессор 4 (фиг. 2). функциональный преобразователь 7 настраивается ыа реализацию зависимости (4). В блок 9 памятИ записываются программа работы устройства, начальные и граничные условия (Оо„,1 0,1,2...N+E), а также коды, численно равные значениям . ..t/(RI h x j по числу отыскиваемых неизвестных 8„ (i 1,2...й). ОсущестЬ вляется пуск устройства. Блок 10 управления подает импульсы считывания ф{) в блок 9 памяти, в котором считываются коды чисел 9,, R,< 5t/Р1ъа,х . и поступают в функциональный преобразователь

7, который воспроизводит напряжение, последнее через блок 6 ключей эаписы- у5 с уравнением потенциалов, для схемы (фиг. 2) должно равняться — Р— 1 а (91 " )

Р14 Ьх (3) где к — численное значение сопро1 тивлений 13, 5

RE4 — численное значение сопротивлений 14.

Иэ формулы (3), выбирая сопротивления RI постоянными, получаем закон изменения сопротивлений RE4

Моделирование нелинейных сопротивлений Ri< осуществляется путем изменения по определенному закону напряжений, записываемых в ячейки аналогового запоминающего блока 5, выходы которых соединены со входами линейных сопротивлений 14, а именно 2. „ф. 1. ь где U — налряжение, записанное в

l. ячейку аналогового запоминающего блока, выход которой соединен со входом сопротивления 14, включенного в i é 25 узел аналогового процессора.

R — численное значение линеЙных

l сопротивлений 14, заменяющие нелинейные сопротивления Р 4 30

Напряжение 0, определяемое формулой (4), получейо из уравнения равенства токов, протекающих по нелинейному сопротивлению включенного одним концОм в 1-й узел аналогового процес- 35 сора 4 (фиг. 2), а на второй конец подается напряжение 9 „ и по линейному

Мсопротивлению R14, вйлюченного также

1 одним концом в i-й узел аналогового процессора 4 (фиг. 2), а на второй конец подается напряжение 0 т.е. иэ уравнения вается в ячейку аналогового запоминающего блока 5, выход которого соединен. с резистором 14, включенным в i-й узел аналогового процессора 4. Далее в блоке памяти считывается код числа

9 +„,и повторяются вышеописанные операции. После считывания кода числа блок 10 управления подает импульс на считывание кода числа 9 „ и начинает,0 ся новый цикл уравновешйвания. По завершению определенного количества циклов уравновешивания в узлах аналогового процессора 4 устанавливаются напряжения, соответствующие решению конечно-раэностной системы 2. Полученное аналоговое решение 9,(i=E,2,...N) че1 ° рез блок 6 ключей записывается в блок

9 памяти. Далее цифровой вычислительный блок 8 вычисляет невязки

i = 1,2...М (6) осуществляет их масштабирование

1,2, . Nу (7) где 111 -- масштабный коэффициент.

Величины А „ записываются в ячейки блока 9 памяти. Аналогично тому, как выше описано решение системы 2 на первом временном слое, осуществляется решение системы л1

Решение системы 4,Ъ|з „ (1=1,2, N) через блок ключей записйвается в блок 9 памяти и цифровой вычислительный блок 8 демасштабирует решение

Р h9«и определяет новое решение

8 Д; 8Ä- ЬО„- (9)

Дальнейшие вычисления производятся по схеме с использованием формул, аналогичных 6-9. На m-й итерации вычисляются величины

Ь„111=)4 Е „„ (10) где 0, - масштаб m-й итерации. Решаетг К1 ся система уравнения

"iN it@ Ь . ill((-) irn (i+<)e

Ь9„. -Ь = — а(ЬО )

Вычисляется (m+1)-е приближение решения !

4 4 МП 1п1 (12)

Поправки 4 8 1 1 в узлах аналогового

1. процессора 4 появляются в связи с тем, что в ячейки блока 9 памяти записываются невязки „ nE, Увеличенные

,Е, масштабом ) („ С увелйчением числа итераций m масштабы р возрастают и поправки gQ. уменьшаются по абсолютной величине. Вычисления прекращаются в том случае, когда невяэки Я;„ обращаются в машинные нули цифрового вычислительного блока 8. При этом пра

781840 вые части Ь„,< уравнения (11) и поправки 58; т, также равны нулю. Вычисления могут быть прекращены ранее при выполнении условия

--J(8-„,Il ) где с — допустимая погрешность реше5 ния. На этом заканчивается нахождение решения (с цифровой точностью) системы 2 на первом временном слое.

Полученное решение хранится в блоке 9 памяти.

Цифровой вычислительный блок 8 работает следующим образом.

При вычислении невязок (6) осуществляется нахождение с помощью полиноминального приближения нелиней- 13 ной функции а(9 „) по формуле а (6„) =В +В,э + В18„+...+В, 9; (13) где коэффициенты B>,B„,...В„ предварительно вычисляются и записываются перед началом работы в блок 9 памяти. 20

Значения 8Ä поступают иэ блока 9 памяти к умножителю, который последовательно вычисляет коды чисел 8$,8„, последние через коммутатор и накапливающий сумматор с выхода записываются g5 в блок 9 памяти (накапливающий сумматор при каждой записи предварительно обнуляется), Затем умножитель последовательно определяет числа В;д„,В О„, ъ ... В1, 9"„, которые последователЬно 30 складываются на накапливающем сумматоре. После нахождения нелинейной функции Q(8,) с помощью умножителя и накапливающего сумматора определяется невяэки (6) и их масштабирование. На- З хождение новых решений (12) осуществляется с помощью накапливающего сумматора 18. Работой блоков управляет дешифратор 23 операций, на вход которого поступают коды программы вычисления невязок (6), их масштабирова- 40 ние (7) и нахождение новых решений(12) со второго выхода блока 9 памяти. Дешифратор 23 операции функционирует при наличии разрешающего сигнала на входе, поступающего от блока 10 управления. Нахождение решения на втором и последующих временных слоях осуществляется аналогично нахождению решения на первом временном слое. В качестве исходной информации использует-50 ся решение, полученное на первом и последующих временных слоях.

Блоки 1,2 и 3 (фиг. 1) используются так же, как и в известном устройстве для нахождения решений линейных и нелинейных уравнений по явным разностным схемам, а также позволяют вручную находить решение нелинейных уравнений по неявным схемам.

Решение других уравнений параболического, гиперболического и смешанно- бо го типов осуществляется аналогично решению нелинейного уравнения тецлочроводности, Предлагаемое устройство, сохраняя вычислительные воэможности известного 5 устройства, благодаря наличию новых элементов и связей между ними, обладает более высоким быстродействием и более высокой цифровой точностью.

Формула изобретения

1. Устройство для решения дифференциальных уравнений в частных проиэводных, содержащее линейный блок задания функций, выход которого подключен к первому входу блока многослойной сеточной области, нелинейный блок задания функций, выход которого соединен со вторым входом блока многослойной сеточной области, выход которого подключен к первому входу аналогового процессора, первый выход которого соединен с третьим входом блока многослойной сеточной области, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия и точности решения, в устройство дополнительно введены аналоговый запоминающий блок, блок ключей, функциональный преобразователь, цифровой вычислительный блок, блок памяти и блок управления, причем вход устройства соединен с первыми входами блока памяти и блока управления, второй выход аналогового процессора подключен к первому входу блока ключей, первый выход которого соединен со входом аналогового запоминающего блока, выход которого подключен ко второму входу аналогового процессора, второй выход блока ключей соединен со вторым входом блока памяти и первым входом функционального преобразователя, выход которого подключен ко второму входу блока ключей, первый выход блока памяти соединен со вторым входом функционального преобразователя, второй выход блока памяти подключен к первому входу цифрового вычислительного блока и ко второму входу блока управления, первый выход которого соединен с третьим входом блока памяти, второй выход блока управления соединен с третьими входами функционального преобразователя, блока ключей и со вторым входом цифрового вычислительного блока, выход которого подключен к четвертому входу блока памяти, третий выход которого является выходом устройства.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок yrtpasления содержит дешифратор адреса, дешифратор операции, генератор тактовых импульсов, счетчик и регистр, причем. выход генератора тактовых импульсов соединен с первым входом счетчика, выход которого подключен ко входу дешифратора адреса, выход которого является первым выходом блока управления, второй вход счетчика и вход регистра являются вторым входом блока

781840

° Ф ° управления, первым входом которого является третий вход счетчика, выход регистра подклЮчен ко входу дешифратора операции, выход которого является вторым выходом блока управления.

3. Устройство по,п. 1, о т л ич а ю щ e e с я тем, что цифровой вычислительный блок содержит накапливающий сумматор, коммутатор, умножитель,.два регистра и дешифратор операции, причем первый вход цифрового 10 вычислительного блока соединен с первыми входами регистров и дешифратора операции, второй вход которого является вторык входом цифрового вычислительного блока, выход дешифратора опе- 5 рации подключен ко вторым входам регистров и к первым входам коммутатора, умножителя и накапливающего сумматора, выход первого регистра соединен со вторым входом коммутатора, выход которого подключен ко второму входу умножителя, выход второго регистра соединен с третьим входом умножителя, выход которого подключен ко второму входу накапливающего сумматора, выход которого соединен с третьим входом коьееутатора и является выходом цифрового вычислительного блока.

Источники информации, принятые во внимание при экспертизе

1 ° Авторское свидетельство СССР

Р 363992, кл. G 06 G 7/44, 1973 °

2. Дзибалов Ю.И., Жеребетьев Н.Ф., Лукьянов A.Ò., Гуленбаев М.Б. "Разработка и применение статических электроинтеграторов". Проблемы электроники и вычислительной техники, К., "Наукова думка", 1976, с. 208 (прототип).

781840

Составитель В. Рыбин

Техред )С.Мигунова Корректор,Н. Швыдка1

Редактор A. Иотыль

Тираи 751 Подписное

ВНИИПИ Государственного комитета СССР ио делам изобретений и открытий

113035 Иосква, З-35, Раужская наб., д. 4/5

Заказ 8143/56

Филиал ППП "Патент", г. Уигород, ул. Проектная, 4 Ъ