Устройство для синтеза тестов

 

Colo 3 Советск»к

Соцнвлнстнческнх

Реснубш»»

OllHCAHNE

ИЗО6РЕТЕ Н ИЯ

К АЗТРРСКОМУ СВИДЕТЕЛЬСТВУ

<и 386003 (61) Дополнительное к авт. санд-ву— (ЩЗаявлено 11.02. 80 (21) 2881040/18-24 с прнсоеднненнеш заявки М(23) Прнаритет(51)М. Кл.

G 06 F 11/26 фВфлрвт966ВВ 3и9пнвт

ИьР вв авив» взвбватанй в вткрмта1

Опубликовано 30.11.81. Ьюллетень М 44 (53) УДК 68! .325 (088. 8) Дата опубликования описания 30 . 1 1. 81 (72) Авторы изобретении

И.А.Баранов и Б.Е.Васильев (7I ) Заявитель (S4) УСТРОЙСТВО ДЛЯ СИНТЕЗА ТЕСТОВ

Изобретение относится к вычислительной технике.

Известны устройства, позволякщие генерировать проверякицие тесты для дискретных схем по их математическим моделям и моделям неисправностей (1 .

В силу неадекватности схемы и модели, имеющей место в ряде случаев, синтезированные таким образом тесты являются, фактически, тестами для т0 модели и не всегда тестами для сайой схемы. Это составляет принципиальный недостаток таких устройств. Преодолеть указанную трудность можно путем

15 синтеза теста по типовому заведомо исправному модулю. Однако такие устройства этого не позволяют, Наиболее близким техническим решением к предлагаемому является устройство, с помощью которого тест синтезируют по физическому модулю имитацией неисправностей в интегральных . схемах 1 2) .

Однако указанным устройством не гарантируется полнота синтезированного теста; синтез теста занимает черезвычайно много времени, синтезированный тест оказывается излишне длинным.

Первый недостаток обьясняется тем, что сравнение сигналов исправного модуля с имитируемыми неисиравностями в блоке сравнения осуществляется на уровне интегральных схем, а на уровне модулей (на выходах интегральных схем, а не на выходах модулей интегральных схем), и, таким образом, не

ràóàHòèðóåTàÿ транспортировка неисправностей на фиксированном входном наборе к выходам модуля. Это ведет к тому, что тест, полученный без уче1 та воэможности "транспортировки" неисправности, многие йеисправности не обнаруживает. Второй недостаток обусловлен тем, что для многовходовых модулей, содержащих элементы шестого и более высокого рангов, генерация тестов на случайных набо88б003 рах оказывается неэффективной, Третий недостаток объясняется отсутствием возможности оптимизации теста при помощи функциональных блоков устройства.

Цель изобретения — увеличение пол.ноты контроля.

Для достижения поставленной цели в устройство для синтеза тестов, содержащее блок управления, блок управления имитацией неисправностей, ими, татор неисправностей, формирователь сигналов, генератор псевдослучайных последовательностей, синхронизатор, блок дискриминаторов, блок сравнения, регистр результата, первый блок уси лителей, счетчик неисправностей, причем выход формирователя сигналов неисправностей является первым выходом устройства, первый вход формирователей сигналов подключен к выходу генератора псевдослучайных последовательностей, первый вход которого соединен с первым выходом. синхронизато. ра, второй выход которого подключен ко второму входу формирователя сигналов, третий вход которого соединен с первым управляющим выходом блока управления, второй, третий, четвертый и пятый управляющие выходы которого подключены соответственно к первому входу синхронизатора, объединенного со вторым входом генератора псевдослучайных последовательностей, к первому входу блока дискриминаторов, к первому входу блока сравнения и ко входу запуска блока управления имитацией неисправностей, первый вход блока управления подключен к первому выходу блока дискриминаторов, второй выход которого соединен со вторым входом блока сравнения, третий вход которого является входом сигнапа эталона устройства, сигнальный вход блока дискриминаторов является вторым входом устройства, импульсный вход блока управления объединен со входом запуска блока управления имитацией неисправностей, первый вход запуска блока управления подключен к первому выходу счетчика неисправностей, вход которого подключен к первому входу имитатора неисправностей и к выходу блока управления имитацией неисправностей, второй выход счетчика неисправностей подключен ко второму входу имитатора неисправностей,,третий вход которого подключен к выходу первого блока усилителей, пер4 вый выход имитатора неисправностей подключен к первому входу блока управления имитацией неисправностей, четвертый вход которого соединен с первой группой входов регистра результатов, введены логический блок, первый и второй входы которого под" ключены соответственно к пятому и шестому управляющим выходам блока

I0 управления, вход запуска которого подключен к первому выходу логического блока, второй выход которого подключен к группе входоЬ регистра результатов, вторая группа выходов которого соединена с третьим входом логического блока, четвертый вход которого соединен с выходом блока сравнения, входы второго блока усилителей подключены к группе выходов имитатора неисправностей, выход второго блока усилителей соединен со входом первого блока усилителей и .является входом-выходом устройства.

Блок управления содержит дешифратор, элемент задержки, генератор импульсов, счетчик и регистр, причем выходы дешифратора являются управляющими выходами блока, группа входов дешифратора соединена с группой выходов счетчика, первый вход которого .является вторым входом запуска блока, второй и третий входы счетчика подключены соответственно к выходу элемента задержки и к выхо35 ду генератора импульсов, вход элемента задержки является первым. входом блока, первый вход генератора импульсов является первым входом запуска блока, второй вход генератора импульсов является импульсным входом блока, группа выходов регистра подключена к группе входов счетчика.

Кроме того, логический блок содержит регистр сдвига, элементы И, груп45 пу элементов И, элемент ИЛИ и счетчик, причем первый вход элемента И объединен с тактовым входом регистра сдвига и является первым входом бло" ка, второй вход элемента И является четвертым входом блока, выход элемен50

Ф 4 та И подключен k сдвигающему входу регистра сдвига, первая группа выходов регистра сдвига подключена к первой группе входов элементов И группы и является вторым входом блока, вторая

55 группа входов элементов И группы яв,ляется вторыми входами блока, третьим входом блока, выход каждого элемента

И группы подключен к группе входов

5 886003 .4 сМетчика, группа выходов которого формируется следунщим образом, Сигподключена к группе входов элемента нал "0" или "1" из блока 8 сравнения

ИЛИ, выход которого является первым поступает через элемент И 25 в младвыходом блока. шнй разряд сдвигового регистра 24 °

На чертеже изображена. структурная 5 Прохождение этого сигнала через элесхема предлагаемого устройства, мент И 25, а также сдвиг содержащего

Устройство включает генератор.1 регистра 24 на один разряд в сторону псевдослучайных последовательностей, старших разрядов обеспечиваются упсинхронизатор 2, формирователь 3, равляющим сигналом блока 10„ сигналов (неисправности}, вход 4 14 В регистре 21 результатов хранитсигналов модуля, в котором имитиру- ся список неисправностей СП2, обнается неисправность, и эталонного мо- руживаемых на всех наборах включендуля, выход 5 сигналов модуля с ими- ных в тест. Список СП2 составляется тируемой неисправностью, блок 6 путем выполнения операции поразрядно-дискриминаторов, выход 7 сигналов 15 го логического сложения содержимого этапониого модуля, блок 8 сравнения,,регистра 21 с содержюиым сдвигового. регистр 9 маски, блок 10 управления, . регистра 24 Для этого единичюй вход вход 11 сигналов интегральных схем каждого триггера регистра 21 соеди-. модуля, выход 12 сигналов первый нен с соответствующим единичным вы-. блок 13 усилителей,. сменную нипату фф,ходом триггера регистра 24.

14, интегральную схему 15, в кото= - Для подсчета числа неисправностей, рой имитируются нейсаравности, пер- - содержащихся в СП1, из числа не вью имитатор 16 неисйравнрстей, вто- принадлежащих СП2 блок !О последоварой имитатор 17 неисправностей, . тельно опрашивает одноименные разрясчетчик 18 неисправностей:, второй. 55 ды регистров 21 и 24. Опрос осущестблок 19 усилителей,. блок 20 управле- вляется путем подачи управляющего ння имитацией неисправностей,. ре- . снгнаала на соответствующий элемент гистр 21 результатов, входы 22 пуль- 28 И, первый вход которого соепинен с та управленйя, логический блок 23, . нулевым. выходом триггера регистра 21

Регистр 24 сдвига, элемент И 25, результата, а второй - с еднничнМк счетчик 26, элемент ИПИ 27, груйпу : выходом триггера сдвигового регистэлементов И 28; дешифратор 29,. эле- . ра 24. нты И 30 управляющие ключи 31

Ъ И И второй дешифратор 32. триггер. 33 со счетчика 26) появляется ) лапа в счетно входом,. управляемый клич 34,: 55 том случае, если соответствумя а» вход 35 константных неисправностей, .неисправность обнаруживаетс» на ,генератор 36 импульсов, элемент 37 очередном входном наборе и ие обзадержки, элемент И-НЕ 38, элемент наруживается ни на одном из входИЛИ 39, элементы И 40, генератор 41 ных наборов ° включенных ранее в тест . импульсов, счетчик 42, дешифратор 43, На элемент ИЛИ 27 выведены выходы элемент 44 задержки, регистр 45 ° . .лишь трех разрядов счетчика 26, люВторой блок 19 усилителей предназ- бая ненулевая комбинация значений начен дпя приведения сигналов, посту- которых свидетельствует о превышении пающих со второго имитатора 17 ненсп» меры значимости иад пороговым эначеравностей, к стандартному виду. Он .нием. Например, если в качестве повыпопняется аналогично блоку 13, рогового значения выбрано четыре

Логический блок 23 составляет . неисправности, то на элемент. ИЛИ 27 список. неисправностей CHl, обнаружн- должны быть выведены третий и старшие ваемых очередным входным набором; разряды счетчика. В этом случае содер- составляет список неисправностей СП2, жимое счетчика 26, равное значению 4

5Ф обнаруживаемых входными наборами, и более (выходной сигнал элемента ИЛИ включенными ранее в тест, подсчитыва- . равен "1"}, свидетельствует о том, .ет число неисправностей, содержащихся что мера значимости соответственно в СП1, из числа не принадлежащих СП2 равна и превышает пороговое значение.. (вычисляет меру значимости входного При подготовке устройства к работе набора); сравнивает меру значимости 5 к формирователю 3 подключают два входного набора с пороговым значением. модуля. (Для краткости модуль, неСписок неисправностей СП1, обнару-, исправности в котором не имитируютживаемых очередным входным набором, ; ся в процессе синтеза теста — первый,—

886003 а модуль, интегральные элементы которого поочередно подключают к имитаторам 16 и 1 7 неисправностей — второй). Одну иэ интегральных схем 15 второго модуля при помощи сменной платы 14 подключают к устройству, а с помощью выхода 12 сигнала — к модулю. В регистр 9 заносят маску активных входных переменных, а в регистр 21 — маску неисправностей в соответствии с выбранной схемой 15.

Занесение масок осуществляют при помощи регистра переключателей пульта устройства. Выходы первого модуля соединяют со входами блока 8 сравнения, а выходы второго модуля — со входами блока 6 дискриминаторов.

Тест для модуля представляет собой совокупность тестов для его интегральных элементов. Синтез теста для модуля осуществляется путем последовательной генерации и оптимизации входной последовательности (теста) для каждой из его интегральных схем.

При синтеэе теста для -ой,интегральной схемы модуля устройствоработает снедующим образом.

После подключения 1-ой интегральной схемы к устройству и второму модулю, а первого и второго модулей к устройству производится установка всех функциональных блоков устройства в исходное состояние и запуск генератора 36 импульсов блоком 20 управления имитацией неисправностей.

По первому импульсу генератора 36 записывается единица в счетчик 18 неисправностей (осуществляются подготовитепьиые операции.для имитации первой неисправности в интегральной схеме 15). Возбуждается один из входсф дешифраторов 29 или 32, При .этом, если в первом разряде регистра

:21 содержится "1" (первая неисправность не подлежит имитации), то на выходе одного из логических элементов И 40 устанавливается сигнал "!", а на выходе логического элемента

И-НЕ 38 - "0". Содержимое счетчика

18 увеличивается íà "!", и анализируется следующий разряд регистра 21. В том случае, когда содержимое разряда регистра 21 равно "0", на выходе логического элемента И-НЕ 38 формируется сигнал "1". Этот сигнал останав" ливает генератор 36 импульсов и запускает блок 10 управления.

В соответствии с содержимым счетчи- ка 18 осуществляется имитация неисправности. Например, если это состоя- ние задает обрыв второго входа интегральной схемы, то соответствующий элемент И 30 имитатора 16 неисправностей отключает этот вход схемы 15 от ли5 нии, связывающей его с одноименным входом 1-ой интегральной схемы вто. рого модуля. В том случае, когда должна имитироваться неисправность в виде константы "0" или "1" некотороМ го выхода интегрального элемента, то соответствующий управляемый, ключ

31 имитатора 17 неисправностей отклю чает вход второго блока 19 усилителей от соответствующего выхода интеграль15 ной схемы.)5 и подключает его ко входу 35 константных неисправностей, на котором поддерживается сигнал, соответствующий состоянию триггера 33.

После окончания процессов коммутации в имитаторах 16 и 17 неисправностей блок 10 управления включает генератор 1 и синхронизатор 2 и тем самым совместно с регистром 9 маски обеспечивает генерирование псевдослучайных входных наборов иэ активных переменных и подачу их на входы формирователей 3. формирователь 3 устанавливает на входах первого и второго модулей последовательность сигналов в.

5© соответствии с набором активных переменных. Выходные сигналы первого модуля по шинам 7 поступают на блок сравнения 8 непосредственно, а выходные сигналы второго модуля по вы55 ходу 5 — через блок б дискриминаторов.

Причем выходные сигналы второго модуля (реакция модуля с неисправностью) формируются следующим образом.

Входные сигналы интегральной схе«м мы !5 поступают иэ функциональных целей модуля в блок 13 усилителей и ,первый имитатор 16 неисправностей.

Сформированные на выходах интегральной схема 15 сигналы через

4 5 второй имитатор 17 неисправностей поступают во второй блок 19 ускпителей, где приводятся к стандартному виду, и далее - в функциональные .пепи второго модуля. Этим самым осуществляется проверка транспортировки имитируемой неисправности к выходам второго модуля.

Выходные сигналы блока 6 дискриминаторов, отражающие логические значения выходов второго модуля, сравниваются блоком 8 с выходными сигнапами первого модуля. Если логические значения сравниваемых сигналов совпадают, то блок 8 формирует 9 ° 886003 сигнал "0", в противном случае — "1".

Несовпадение сигналов означает, что имитируемая неисправность на данном наборе активных переменных обнаруживается, иначе — не обнаруживается (не транспортируется этим набором к выходам модуля).

Сигнапы "0" и "1" поступают в логический блок 23 для формирования списка обнаруживаемых неисправностей на текущем входном наборе. Эти сигналы записываются в младший разряд регистра 24,а содержимое последйего сдвигается на один разряд вправо сигналом дешифратора 43. Синхросигнал опроса выходов из блока 6, задержанный элементом 44 задержкй, сбрасывает счетчик 42 в ноль, На выходе временного распределителя, образованного генератором 41, счетчиком 42 и дешифратором 43, формирует-. ся сигнал запуска генератора 36, Этот сигнал запускает генератор 36 импульсов, и процесс повторяется для очередной неисправности 1-го элемента.

После того как все неисправности

I--ой интегральной схемы на рассматриваемом входном наборе окажутся проанализированными, по сигналу переполнения счетчика 18 неисправностей в счетчик 42 блока 10 управления заносится содержимое регистра 45. На выходе дешифратора 43 формируется сигнал управления элементами И 28, по которому в логическом блоке 23 вычисляется мера значимости входного набора. Если мера значимости входного набора не ниже порогового значения, то на выходе элемента ИЛИ 27 формируется сигнал, блокирующий запуск генератора 41, Этот набор включается в последовательность входных наборов как элементарный тест, а также запоминаются неисправности, обнаружи-, ваемые на этом наборе.

В том случае, когда мера значимос:ти входного набора ниже порогового значения, этот набор исключается иэ. рассмотрения, на выходе элемента ИЛИ

27 формируется сигнал "0", и блок 10 управления передает управление схеме

20 управления имитацией неисправнос-. тей. Последняя осуществляет управле-: ние имитацией неисправности, имеющей наименьший номер в списке необнаруживаемых СП2,и запускает блок 10 для обеспечения формирования очередного набора активных переменных.

Таким образом, предлагаемое устройство осуществляет сравнение сигналов не на выходе интегральных элементов, а на выходе модулей интегральных элементов, гарантируя тем самым транспортировку имитируемых неисправностей входными наборами к выходам модуля, что обеспечивает, в свою очередь, повышение полноты npojy веряющих тестов примерно в два раза, Поскольку число активных переменных для интегральных элементов, как

:правило, в несколько раз меньше числа входных переменных модуля, а введу дение регистра 9 маски обеспечивает формирование входных наборов лишь на активных переменных, то это уменьшает трудоемкость задачи перебора нанесколько порядков.

Реализация поиска тестов не на

,производных входных наборах, а на

:.наборах активных входных переменных существенно уменьшает длину теста.

Это объясняется тем, что эффективпп ность наборов активных входных переменных вьппе эффективности произвольных наборов. Кроме того, введение логического блока и его связей позволяет проводить локальную оптимизацию теста, например, по известному критерию Чжена, что уменьшает длину теста, синтеэируемого с помощью. предлагаемого устройства, в несколько раэ.

Формула изобретения

ЭЭ

1. Устройство для синтеза тестов, содержащее блок управления, блок управления имитацией неисправностей, имитатор неисправностей, формирователь сигналов, генератор псевдослучайных

49 последовательностей, синхронизатор, блок дискриминаторов, блок сравнения, регистр результата, первый блок усилителей, счетчик неисправностей, причем выход формирователя сигналов не исправности является первым выходом устройства, первый вход формирователя сигналов подключен к выходу генератора псевдослучайных последовательностей, первый вход которого соединен с ® первым выходом синхронизатора, второй выход которого подключен ко второму входу формирователя сигналов, третий вход которого соединен с первым управляющим выходом блока управления, втоИ рой, третий, четвертый и пятый управляющие выходы которого подключен соответственно к первому вхо

1 хронизатора, объединенного со вто886003

1l рым входом генератора псевдослучайных последовательностей, к первому входу блока дискриминаторов, к первому входу блока сравнения и ко входу запуска блока управления имитацией неисправностей, первый вход блока управления подключен к первому выходу блока дискриминаторов, второй выход которого соединен со вторым входом блока сравнения, третий вход которого является входом сигнала эталона устройства, сигнальный вход блока дискриминаторов является вторым входом устройства, импульсный вход блока управления объединен со входом запуска блока управления имитацией неисправностей, первый вход запуска блока управления подключен к первому выходу счетчика неисправностей, вход которого подключен к первому входу имитатора неисправностей и к выходу блока управления имитацией неисправностей, второй выход счетчика неисправностей подключен ко второму входу имитатора неисправностей, третий вход которого подключен к выходу первого блока усилителей, первый выход имитатора неисправностей подключен к первому входу блока управления имитацией неисправностей, четвертый вход которого соединен с первой группой входов регистра результатов, о т л и ч а ю щ е— е с я тем, что, с целью увеличения полноты контроля, в него введены логический блок, первый и второй входы которого подключены соответственно к пятому и шестому управляющим выходам блока управления, вход запуска которого подключен к первому выходу логического блока, второй выход которого подключен к группе входов регистра результатов, вторая группа выходов которого соединена с третьим входом логического блока, четвертый вход которого .соединен с выходом блока сравнения, входы второго блока усилителей подключены к группе выходов имитатора неисправностей, выход второго блока усилителей соединен со входом первого блока усилителей и является входом-выходом устройства.

l2.

2. Устройство по п.l о т л и ч а ю щ е е с я тем, что блок управления содержит дешифратор, элемент задержки, генератор импульсов, счетчик и регистр, причем выходы дешифратора являются управляющими выходами блока, группа входов дешифратора соединена с группой выходов счетчика, первый вход которого является

iO вторым входом запуска блока, второй и третий входы счетчика подключены соответственно к выходу элемента задержки и к выходу генератора импульсов, вход элемента задержки явiS ляется первым входом блока, первый вход генератора импульсов является первым входом запуска блока вто второи вход генератора импульсов является импульсным входом блока, группа выу11 ходов регистра подключена к группе входов счетчика.

3. Устройство по п.l о т л и ч аю щ е е с я тем, что логический у,блок содержит регистр сдвига, элементы И, группу элементов И, элемент

ИЛИ и счетчик, причем первый вход элемента И объединен. с тактовым входом регистра сдвига и является первым входом блока, второй вход элемента И является четвертым входом блока, выход элемента И подключен к сдвигающему входу регистра сдвига, первая группа выходов регистра сдвига подключена к первой группе входов

Э5 элементов И группы и является вторым входом блока, вторая группа входов элементов И группы является вторыми входами блока, третьим входом блока, 49 выход каждого элемента И группы подключен к группе входов счетчика, группа выходов которого подключена к группе входов элемента ИЛИ, выход которого является первым выходом блока.

iS

Источники информации, принятые во внимание при экспертизе

1, Авторское свидетельство СССР

N- 526895, кл. G 06 F ll/00, 1974..

2. Авторское свидетельство СССР

® 9 5!9713, кл. G 06 F 11/00, 1974 (прототип),