Резервированное запоминающее устройство

 

РЕЗЕРВИРОВАННОЕ ЗАПОМИ НАЮШЕЕ УСТРОЙСТВО, содержащее блоки свертки по модулю два, блок поразрадного сравнения, блок управления, коммутатор и накопители информации, одни из входов которых соответственно объединены и являются адресными входами устройства , а выходы подключены к информационным входам блоков свертки по модулюдва , блока поразрццного сравнения и ком СЕ€ОШ1 Д | мутатора, выход которого является выходом устройства, выходы блока поразpsi ,nHoro сравнения и блоков свертки по модулю два подключены к входам блока управления, первый выход которого соединен с управляющим входом коммутатора , отличают ееся тем, что, с целью повышения надежности устройства в него введены счетчик импульсов, дешифратор , элемент И и генератор импульсов , выход которого подключен к одному из входов элемента И, выход которо-г го соединен с одним из входов счетчика импульсов, другие входы которого подключены к адресным входам устройства, а выходы - к входам деиофратора, выходы i которого соединены с другими входами накопителей информации, второй выход Л блока управления подключен к другому входу И и управляющим входам блоков свертки по модулю два. О :о vj :о Jlib эо

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) 3(53) (» 1 1 С 29/00

ОПИСАНИЕ И30БРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3426822/18 24 (22) 1 6,04,82, (46) 23.08.83. Бюл. Ж 31 (72) Е. Ф. Колесник и В, Б, Масленников (53) 681.327(088,8) (56) 1. Авторское смщетельство СССР

Му 710076, кл. 6 11 С 29/00, 1980.

2. Авторское свидетельство СССР

% 589623, кл, G 1 l. С 29/00; 1978 .. (прототип) . (54)(57) РЕЗЕРВИРОВАННОЕ ЗАПОМИ

НАЮШЕЕ УСТРОЙСТВО, содержащее блоки свертки по модулю два, блок поразр щного сравнения, блок управления, коммутатор и накопители информации, одни из . входов которых соответственно объедине ны и являются адресными входами устройства, а выходы подключены к информационным входам блоков свертки по модулюдва, блока поразр щного сравнения и коммутатора, выход которого является выходом устройства, выходы блока поразряпного сравнения и блоков свертки по модулю два подключены к входам блока управления, первый выхоп которого соединен с управляюшим входом коммутатора, о т л и. ч а ю ш е е с я тем, что, с целью повышения напежности устройства в него введены счетчик импульсов, дешифратор, элемент И и генератор импульсов, выход которого подключен к одному из входов элемента И, выход которо-. го соединен с одним из входов счетчика импульсов, другие входы которого подключены к адресным вхопам устройства,. а . выходы — к входам дешифратора, выходы которого соединены с другими входами накопителей информации, второй выхоп блока управления подключен к .пругому входу элемента И и управляюшим входам блоков свертки по модулю два.

1 037348

Изобретение относится к вычислитель ной технике и предназначено для использования в устройствах повышенной пав дежности, в частности в специализированных вычислительных машинах. 5

Известно резервированное запоминающее устройство, которое содержит три блока памяти, один из которых находится в ненагруженномрезерве и соединен с источником питания через ключ, компараторы, служащие . для сравнения выходной информации, блок контроля, блок регенерации, мажоритарный элемент и шины: адресную, обращения, останова и данных. B процессе выборки производится сравнение информации, посту-15 пающей иэ двух блоков памяти, и при несовпадении производится подключение резервного блока. При этом информация восстанавливается с помощью мажоритарного органа, а определение номера Zp неисправного блока памяти производится с помощью блока контроля, входы которого соединены с выходами компараторов (1).

Недостатком этого запоминающего уст-25 ройства является высокая сложность> устройства, обусловленная наличием трех блоков памяти, хранящих идентичную информашпо.

Наиболее близким техническим решением к изобретению является резервированное эапоминатошее устройство, содержащее накопители, блок управления, входйые коммутаторы, выходные коммутаторы, блоки свертки rio модулю два, блок поразрядного сравнения, коммутатор, причем входыустройства соединены с соответствуюшими входами входных коммутат оров, выходы которых соединены с входами накопителей, выходы котоРых соедине-40 ны с входами выходных коммутаторов, выходы которых соединены с входами соответствухицих блоков свертки по модулю два, входами блока поразрядного сравнения и-входами коммутатора, выход которого соединен с выходом устройства, выходы блоков свертки по модулю два и блока поразрядного сравнения соединены с входами блока управления, выходы которого соединены с управлякицими входами входных и выходных. коммутаторов, управляющий выход блока управления соединен с управляющим входом комму татора t 2).

Н щостатком известногс устройства 15 является низкая надежность, обусловленная тем, что в случае построения устройства с двумя накопителями может исправляться лишь двухкратная ошибка, возникающая при отказе одного из накопителей. Ошибки кратности больше .двух не исправляются, поскольку становится невозможным определить номер отказываюшего накопителя. Йля увеличения кратности исправляемой ошибки необхопимо увеличивать число накопителей.

Кроме того входные и выходные коммутаторы необходимы лишь для:построения оперативных запоминакицих устройств, в которых возможна коммутация входов и выходов отказавшего разряда на резервный. В случае построения постоянного запоминакицего устройства необходимость во входных и выхопных коммутаторах отпапает, но кратность исправляемой ошибки при этом снижается до епинипы.

11ель изобретения — повышение напеж ности устройства за счет исправления многократных ошибок.

Поставленная цель достигается тем, что в резервированное запоминающее устройство, содержащее блоки свертки по модулю два, блок поразрядного сравнения, блок управления, коммутатор и накопите ли информации, одни из в одов которых соответственно объединены и являются адресными входами устройства, а выходы подключены к информационным входам блоков свертки по модулю два, блоха по разрядного сравнения и коммутатора, выход хоторого является выходом устройства, выходы 6пока поразрядного сравнения и блоков свертки по модулю два попключены к входам блока управления, первый выход которого соединен с управляющим входом коммутатора, введены счетчик импульсов, дешифратор, элемент И и генератор импульсов, выход которого подключен к одному из входов элемента И, выход которого соединен с одним иэ вхо,дов счетчика импульсов, другие входы которого подключены к адресным входам устройства, а выходы,— к входам деипфратора, выходьткоторого соединены с дру гимн входами накопителей информации, второй выход блока управления подключен х другому входу элемента И и управлякицям входам блоков свертки по модулю два.

На чертеже изображена структурная схема предлагаемого устройства.

Устройство содержит блок 1 управления, коммутатор 2, выход 3 которого является выходом устройства, накопители 4 информации, блоки 5 свертки по модулю

1087З48 два и блок 8 поразрядного сравнения. Адресный вход 7 устройства связан с входами счетчика 8 импульсов и накопителей 4. Устройство также содержит дешифратор 9, генератор 10 импульсов 5 и элемент И 11.

Канщый накопитель 4 разделен на сегменты 12, управляющий вход каждого из которых соединен с управляющими входом соответствующего сегмента друго- 0

10, го накопителя и соответствующим вы-, ходом дешифратора 9. При этом все сегменты, кроме последнего; хранят рабочую информацию, а последний предназначается дпя хранения результата поразрядного сум-15 мирования по модулю для информации по совпадающим адресам иэ остальных (рабочих) сегментов.

Устройство работает следующим обра- зом. 20

H исходном состоянии накопители 4 исправны и обрабатывают одну и ту же, . информацию в виде адреса на вход 7., BnoK 6 поразряцного сравнения выдает сигнал об отсутствии неисправности в блок

1 управления. Блок 1 выдает сигнал разрешения использования информации с одного из накопителей на коммутатор 2, который подсоединяет к выходу устройства

3 один из накопителей 4. Блок 5 и гене- 30 ратор 10 участия в работе не принимают, поскольку блокированы управляющим сигналом с выхода блока 1 управления. Счетчик 8 в этом спучае выполняет роль гистра старших разрядов адреса, поступа 35 ющих по входу 7, производя выборку соответствующего сегмента 12 внутри накопителя 4 с помощью дешифратора 9.

Hb_#_op контактной ячейки внутри сегмента определяют младшие разряды адреса, пос-40 тупакяцие по входу 7 на вход накопителей 4. При возникновении ошибки любой кратности в одном из накопителей блок

6 обнаруживает наличие отказа в поступивщей информации и вьщает соответствующий v 45 сигнал на вход блока 1 управления. По этому сигналу блок 1 блокирует про--., хощдение информации от накопителей 4. на выход Э. через коммутатор 2. На выходе блока 1 управлении появляется сиг-. нал, разрешающий работу блоков 5 и прохождение счетных импульсов от генератора 10 через элемент И 11 на счетный вход счетчика 8. Этот же сигнал из блока 1 управления поступает в ШЗМ и производит приостанов вычислений до вь целения достоверной информации. При этом счетчик 8 переводится в режим счета импульсов от генератора 10. Счетчик

8 производит по.цсчет числа импульсов, равного числу сегментов 12, При этом происходит выборка из каждого сегмента по адресу в соответствии с информацией на входе 7. Так как т1бследний сегмент содержит результат

:.пора эрядного суммирования в модулю два информации, нахоцящейся B остальных сегментах по совпацакяцим адресж, в результате такой последовательной выбор; ки в бпоке 5, производившем свертку ин« формации, поступающей от исправного накопителя 4, содержится нулевая информа ция, в другом блоке 5, производившем свертку информации, поступающей от неисправного накопителя 4, содержится инфор- мация, отличная от нулевой. По этим сигналам от блоков 5, поступающим на входы блока l управления, последний вьщает сигнал на вхоц коммутатора 2; для присоединения к выхоцу 3 устройства исправного накопителя 4. Одновременно с другого выхода блока 1 выдается сигнал, прекращающий прохожцение счетных импульсов от генератора 10 через элемент

И ll на счетный вход счетчика 8 и снимается сигнал Приостанов вычислений

UBM". Таким образом производится обнаружение и локализация неисправностей.

Прецлагаемое устройство обладает повышенной надежностью по.сравнению с известным. Кратность- исправляемой ошибки К и число накопителей P в известном. устройстве связаны отношением K

2(P - 1), т. е. для исправления 4-кратной ошибки требуется три накопителя, а для исправления 8-кратной ошибки требуется пять накопителей, тогца как в предлагаемом устройстве для выдачи правилной информации независимо от кратности ошибок требуется,два накопителя.

1037348

Составитель B. Рудаков

Реактор Г. Безвершенко Техред T.Ìàòî÷êà КорректорЮ; Макаренко

Заказ 6020/55 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открьггий

113035, Москва, Ж 35, Раушская наб., -д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4