Динамический логический элемент на мдп-транзисторах

 

1. ДИНАМИЧЕСКИЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ НА Мда-ТРАНЗИСТОРАХ, содержащий транзистор с индуцированным ка налом и логическую транзисторную цепь на транзисторах с индуцированным каналом , затвор каждого из которых соединен с соответствующим информационным входом логической транзисторной цепи, управляющий вход которой соединен с входом первого тактового сигНсша устройства, а выход - с стоком транзистора с индуцированным каналом и выходной имной устройства, затвор транзистора с индуцированным каналсяу соединен с входом второго тактового сигнала устройства, а исток подключен к общей шине, отличающийся тем, что, с целью повышения быстродействия к каждому информационному входу устройства подключен исток соответствующего транзистора с встроенным каналом, сток которого соединен с соответствуквдим информахшонным входом логической транзисторной цепи, затворы всех транзисторов с встроенным кана (Л лом соединены с затвором транзистора с индуцированным каналом.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3(5g Н 03 К 19/094

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

f2

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3487438/18-21 (22) 31.08.82 (46 ) 30. 11. 83, Бюл. Р 44 ,(72) B.Ë.Äøõóíÿí, С.С.Коваленко, Г.М.Куров и П.P.Éàøåâè÷ .(53) 621 ° 374(083 ° 8) (56) 1. Валиев К.A. и др. Цифровые интегральные схемы на МДП-транзисторах. М., "Со эетское радио", 1971.

2.. Патент Франции Р 2197281, кл. Н 03 К 19/08, 1974 ° (54)(57) 1. ДИНАМИЧЕСКИЙ ЛОГИЧЕСКИИ

ЭЛЕМЕНТ HA МДП-ТРАНЗИСТОРАХ, содержащий транзистор с индуцированным каналом и логическую транзисторную цепь на транзисторах с индуцированным каналом. затвор каждого из которых сое-. динен с соответствующим информационным входом логической транзисторной

„„SU„„ I 058063 А цепи, управляющий вход которой соединен с входом первого тактового сигнала устройства, а выход — с стоком транзистора с индуцированным каналом и выходной шиной устройства, затвор транзистора с индуцированныМ каналом соединен с входом второго тактового сигнала устройства. а исток подключен к общей шине, о т л ич а ю щ н и с я тем, что, с целью повьааения быстродействия к каждому информационному входу устройства подключен исток соответствующего транзистора с встроенным каналом, сток которого соединен с соответствующим информационным входом логической транзисторной цепи, затворы Я всех транзисторов с встроенным каналом соединены с затвором транзистора с индуцированным каналом.

1058063

° 2

25

2. Элемент по п.1, о т л и ч а ю-, шийся тем, что логическая транисторная цель содержит группу пааллельно соединенных транзисторов с индуцированным каналом, объединенные

l стоки которых подключены к управляющему входу логической транзисторной цепи, а объединенные истоки — к выходу логической транзисторной цепи.

3. Элемент по п.1, о т л и ч а юшийся тем, что логическая транзисторная цепь содержит группу последовательно включенных транзисторов с индуцированным каналом, сток первого транзистора с нндуцированным ка налом подключен к управляющему входу логической транзисторной цепи, исток последнего транзистора с индуцированным каналом соединен с выходом логической транзисторной цепи.

4. Элемент по п.1, о т л и ч а юшийся тем, что логическая транзисторная цепь содержит группы параллельно включенных транзисторов с индуцированным каналом, в которых истоИзобретение относится к микроэлектронике, в частности к логическим элементам на ИДП-транзисторах, и может быть использовано при проектировании БИС. 5

Известен логический элемент на

ИДП-транзисторах, содержащий логическую транзисторную цепь и транзистор с встроенным каналом, испольэуегый в качестве нагрузки(1 3.

Недостатком указанного логического элемента является большая рассеиваемая мощность. снижение котомкой приводит к уменьшению быстродействия логического элемента.

Наиболее близким по технической сущности к предлагаемому является динамический логический элемент на

ИЦП-транзисторах, содержащий логическую транзисторную цець, транзистор с встроенным каналом, используемый в качестве нагрузки, транзистор с индуцированным каналом, затвор которого подключен к входу тактового сигнала, а исток — к общей шине, сток транзистора с индуцированным каналом подключен к входу логической транзисторной цепи, выход логической транзисторной цепи, исток и затвор транзистора с встроенным каналом соединены с выходом динами- 30 . ческого логического элемента на

ИДП-транзисторах, сток транзистора с встроенным каналом соединен с шиной питания(2 ). ки и стоки транзисторов с индуцированг ным каналом объединены друг с другом соответственно, объединенные истоки и стоки транзисторов с индуцированным каналом смежных групп соединены друг с другом соответственно, объединенные стоки транзисторов с индуцированным каналом первой группы подключены к управляющему входу логической транзисторной цепи, объединенные истоки(транзисторов с индуцированным каналом последней группы подключены к выходу логической транзисторной цепи.

5. Элемент п.1, о т л и ч а юшийся тем, что логическая. транзйсторная цепь содержит группы последовательно включенных транзисторов с индуцированным каналом, в которых стоки первых транзисторов с индуцированным каналом подключены к управляющему входу логической транзисторной цепи, а истоки последних транзисторов с индуцированным каналом - к выходу логической транзисторной цепи.

Известный динамический логический элемент обладает ограниченным быстродействием.

Цель изобретения — повышение быст родействия динамического логического элемента на МДП-транзисторах.

Для достижения поставленной цели в динамическом логическом элементе на ИДП-транзисторах, содержащем транзистор с индуцированным каналом и логическую транзисторную цепь, на транзисторах с индуцированным каналом, затвор каждого иэ которых соединен с соответствующим информационным входом логической транзисторной цепи, управляющий вход которой соединен,с входом первого тактового сигнала устройства, а выход — с стоком транзистора с индуцированным каналом и выходной шиной устройства, затвор транзистора с индуцированным каналом соединен с входом .второго тактового сигнала устройства, а исток подключен к общей шине, к каждому информационному входу устройства подключен исток соответствующего транзистора с встроенным каналом, сток которого соединен с соответствующим информационным входом логической транзисторной цепи, затворы всех транзисторов с встроенным каналом соединены с затвором транзистора с индуцированным.каналом.

Логическая транзисторная цепь соДержит группу параллельно соединен1058063 рых подключены к соответствующим информационным входам 16 1 — 16 п логической транзисторной цепи 2. Затворы

17 1 — 17 n транзисторов 14=1 — 14«п с встроенным каналом подключены к затвору 8 транзистора 1 с индуцированным каналом.

Логическая транзисторная цепь (фиг. 2) содержит группу параллельно включенных транзисторов 18=1

18=n с индуцированным каналом, истоки 19=1 — 19=n которых объединены и подключены к управляющему входу 3 логической транзисторной цепи, а стоки 20=1 — 20=n объединены и соединены с выходом 5 логической транзисторной цепи 2. Затворы 21=1 — 21=п транзисторов 18=1 — 18=п с индуцированным каналом соединены с соответствующими информационньпи входами

16=1 — 16«п логической транзисторной цепи 2.

Логическая транзисторная цепь (фиг.3) содержит группу последовательно включенных транзисторов

22=1 — 22=n с индуцированным каналом, сток 24=1 первого транзистора

22=1 подключен к управляющему входу 3 логической транзисторной цепи 2, исток 23=п последнего транзистора 22 и с индуцированным каналом подключен к выходу 5 логической транзисторной цепи 2, затворы 25=1—

25=n 22=1 — 22=п с индуцированным каналом соединены с сООт» ветствующими информационными входами 16=1 — 16=n логической транзисторной цепи 2.

Логическая транзисторная цепь (фиг. 4) содержит группы 26=1 — 26 m параллельно включенных транзисторов

27=1 — 27= i+ Х +... + P с индуцированным каналом, где m - число групп, Х,... t — - число транзисторов с индуцированным каналом в соответствующей группе, причем i + .Х+...+...P-= и. В группах 26=1 — 26=m стоки

28=1 — 28 + t +... + 9 и истоки

29=1 = 29« i + $c .. ° + Г транзисторов

27=1 = 27= i+ Х+... + 0 объединяются друг с другом соответственно. Объединенные истоки групп 26=1 — 26=m-1 соединены с объединенными стоками групп 26=2 — 26=ш. Объединенные стоки 28=1 — 28= первой группы 26=1 соединены с управляющим входом 3 логической транзисторной цепи.

Истоки 29= 1 + Х + ...+1

29 = 3 + Х+...+ последней группы

26-m соединены с выходом 5 логической транзисторной цепи 2, затворы

30=1 — 30 = + Х +...+ 0 транзисторов 27=1 - 27= s + Ф +.. ° + P с индуцированным каналом соединены с соответствующими информационными входамиf

16«1 — 16= i + % +...+ P логической транзисторной цепи 2.

Логическая транзисторная цепь (фиг. 5) содержит группы 31«1 - 31 ш ных транзисторов с индуцированным каналом, объединенные стоки которых подключены к управляющему входу логической транзисторной цепи, а объединенные истоки — к выходу логической транзисторной цепи. 5

Логическая транзисторная цепь содержит группу последовательно включенных транзисторов с индуцированным каналом, сток первого транзистора с индуцированным каналом под- 10 ключен к управляющему входу логической транзисторной цепи, исток последнего транзистора с индуцированным каналом соединен с выходем логической транзисторной цепи. 15

Логическая транзисторная цепь содержит группы параллельно включенных транзисторов с индуцированным каналом, в которых истоки и стоки тран.— зисторов с индуцированным каналом объединены друг с другом соответственно, объединенные истоки и стоки транзисторов с индуцированным каналом смежных групп соединены друг

«с другом соответственно, объединенные стоки транзисторов с индуцирован- >5 ным каналом первой группы подключены к управляющему входу логической транзисторной цепи, объединенные истоки транзисторов с индуцированным каналом последней группы подкюпочеиы 30 к выходу логической транзисторной цепи.

Логическая транзисторная цепь содержит группы последовательно включенных транзисторов с индуциро- 35 ванным каналом, в которых стоки первых транзисторов с индуцированным каналом подключены к управляющему входу логической транзисторной цепи, а истоки последних транзисторов с индуцированным каналом. — к выходу,. 40 логической транзисторной цепи.

На фиг.1 представлена принципиальная схема динамического логического элемента на МДП-транэисторах на фиг.2-5 - варианты принципиальной 45 схемы логической транзисторной цепи.

Динамический логический элемент на ИДП-транзисторах содержит транзистор 1 с индуцированньвю каналом и логическую транзисторную цепь 2, уп- 50 равляющий вход 3 которой соединен с входом 4 первого тактового сигнала устройства, выход 5 логической транзисторной цепи 2 соединен со стоком 6 транзистора 1 с индуцироваиным каналом и выходом 7 динамического логического элемента на МДП-транзисторах. Затор 8 транзистора 1 с индуцированным каналом соединен с входом 9 второго тактового сигнала, а его исток 10 подключен к общей ыине 11,.

К каждому информационному входу 12«1-12«n (n - количество входов устройства) подключены истоки 13 1 - 13«n транзисторов 14=1 - 14«n с встроенным каналом, стоки 15=1 - 15 n кото- 65

1058063 последовательно вкгпоченных транзисторов 32=1 - 32-„ i + К+ ...+.Р с инду6 ированным каналом. В каждой группе токи 33=1 - 33= i + 9 +...+1 первых транзисторов 32 1 — 32- + Ф+...+1 с индуцированным каналам подключены к управляющему входу 3 логической транзисторной цепи 2, а истоки 34=.1

34= i + k +...+ Р последних транзисторов 32= i - 32= i + .)с +...+Ос индуцированным каналом — к выходу 5 ло- 10 гической транзисторной цепи 2. Затворы 35=1 — 35- + k +...+ < транзисторов 32=1 - 32 i + 1<+...+ К с индуцированным каналом соединены с саот ветствующими информационными вхо- 15 дами 16=1 — 16 + % +. ° .+ логической транзисторной цепи 2.

Динамический логический элемент на

ИДП-транзисторах работает следующим образам. 20

При подаче на вход 4 первого тактового сигнала устройства логического нуля, а на вход 9 второго тактового сигнала логической единицы транзис. тор 1 с индуцированным каналом открыт и на выходе 7 устройства устанавливается уровень логического нуля ° Затем на информационные входы 12=1—

12=п поступает заданная комбинация логических переменных Х., Х,...,Х П, на входе 4 первого тактового сигна« ла формируется логическая единица, а на входе 9 второго тактового сигнала — логический нуль., Если комбинация входных переменных содержит хотя бы одну логическую еди-35 ницу для параллельного включения транзисторов происходит переключение сигнала на выходе динамического логического элемента из состояния ло-. гического нуля в состояние логичес- 4п кой единицы, если все входные переВ менные Х „, X> - ° ° Хп Равны нулю, то состояние выхода динамического логического элемента не изменяется.

Поскольку функционирование рас- 45 сматриваемого динамического логического элемента на МДП-транзисторах идентично при реализации логической транзисторной цепи. согласно принципиальным схемам (фиг.2-5 ), то рассмотрим работу устройства при реа- 5О лиэации логической транзисторной це пи 2 согласно принципиальной схеме, приведенной на фиг.2.

Пусть комбинация входных переменных включает хотя бы одну логическую "1", предположим Х„ . Тогда на затворе 21=1 транзистора 18=1 с индуцированным каналом формируется напряжение, соответствующее логической "1" и этот транзистор открыт.

При подаче логического нуля на вход

9 второго тактового сигнала закрываются транзистор 1 с индуцированным каналом и транзистор 12=1 с встроенным каналом. Сигнал логической "1" . с входа 4 первого тактового сигнала через открытый транзистор 18=1 с индуцированным каналом передается на выход 5 логической транзисторной цепи. Причем, так как транзистор

12=1 с встроенным каналом закрыт, та на затворе 21=1 транзистора, 18=1 с индуцированным каналам формируется напряжение, соответствующее удвоенному напряжению логической единицы. Поскольку при этом переключение сигнала на выходе устройства из состояния логического нуля в сос- тояние логической единицы происхо- дит пад действием большего тока через транзистор 18=1 с индуцированным каналом, та быстродействие динамического логического элемента повышается.

Если все переменный ва входной комбинации равны нулю, то на затворе 21=1 транзистора 18 1 с индуцированным каналам формируется напряжение логического "0" и транзистор 18 1 закрыт. При подаче логического "0" на вход 9 второго тактового сигнала закрывается транзистор 18=1 с индуцированным каналом.

При подаче логической "1" на вход 4 первого тактового сигнала (поскольку транзистор .18-1 с индуцированным каналом закрыт) на стоке 20=1 прн выходе 5 логической . транзисторной цепи и выходе 7 дина-. мического логического элемента на

ИДП-транзисторах сохраняется уровень логического нуля. Подключение открытого транзистора 14 1 с встроенным каналом к затвору 21=1 транзистора 18=1 с индуцированным каналом снижает уровень помехи на выходе

5 логической транзисторной цепи.

1058063

1058063

16*2

9600/57 Тираж 936 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Эаказ

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель A.Ìåçåíöåâ

Редактор С.Квятковская Техред Т. Фанта Корректор М арсен