Элемент памяти

 

(19)SU(11)1253350(13)C0(51)  МПК ⁵    _G11C11/40Статус: по данным на 17.01.2013 - прекратил действиеПошлина:

(54) ЭЛЕМЕНТ ПАМЯТИ

Изобретение относится к вычислительной технике и может быть использовано в интегральных запоминающих устройствах (ЗУ), в частности при построении схем резервирования строк и столбцов в накопителе, обеспечивающих ремонтоспособность ИС ЗУ. Целью изобретения является увеличение времени хранения информации. На чертеже изображена схема элемента памяти. Элемент памяти содержит первый ограничительный элемент 1, первый запоминающий транзистор 2, первый 3 и второй 4 управляющие транзисторы. Истоки двух последних заземлены, стоки объединены, а затворы подключены соответственно к информационному 5 и первому управляющему 6 входам элемента. В элемент входят также второй запоминающий транзистор 7, у которого затвор и сток объединены и подключены к затвору транзистора 2 и через второй ограничительный элемент 8 - к второму управляющему входу 9 элемента. Стоки транзисторов 3 и 4 подключены к истоку транзистора 7. Исток транзистора 2 подключен к шине земли 10, а сток - к выходу 11 элемента и через ограничительный элемент 1 - к шине питания 12. Пусть элемент изготовлен, например, по n-канальной технологии, а в качестве транзисторов 2 и 7 использованы МНОП-транзисторы с монополярным управлением, имеющие технологические размеры 150 мкм/4 мкм и 5 мкм/4 мкм соответственно. При толщине подзатворных окисла и нитрида 5,0 нм и 35 нм соответственно при указанных выше размерах крутизна транзистора 2 равна 300 мкА/В², а транзистора 7-100 мкА/В². Сопротивление ограничительных элементов 1 и 8 выбирают равным 5 мОм каждый. Крутизна n-МОП-транзисторов 3 и 4 пусть, например, равна 500 мкА/В², а напряжение на шине питания 12 получают равным +5 В. Элемент памяти работает следующим образом. Потенциал шины 12 питания всегда равен +5 В. В режиме чтения потенциал входов 9 и 6 равен +5 В. Транзистор 4 открыт и исток транзистора 7 заземлен. Потенциал входа 5 при этом произволен. В исходном состоянии пороги транзисторов 2 и 7 равны +0,5 В. При этом за счет тока, текущего по элементу 8, транзистор 7 находится в приоткрытом состоянии и потенциал затворов его и транзистора 2 равен 0,6 В. Этот потенциал поддерживает транзистор 2 в открытом состоянии и потенциал его тока, являющегося выходом 11 элемента, равен 0,02 В, т. е. близок к нулю. При записи информации в элемент потенциал входа 6 понижается и закрывает транзистор 4, а на вход 9 подается высоковольтный импульс амплитудой +24 В и длительностью 10 мс. Информация определяется потенциалом входа 5. Если он равен нулю, то транзистор 3 закрыт. Вследствие этого потенциал затворов транзисторов 2 и 7 повышается до +24 В, напряжение затвор-исток транзистора 2 достигает +24 В и этот транзистор переводится в состояние с высоким порогом, равным +3 В. Порог транзистора 7 при этом не изменяется, так как потенциал его истока при этом достигает не менее +15 В, уменьшая напряжение затвор-исток до +9 В. Если же при записи потенциал шины 5 равен +5 В, то транзистор 3 открыт и по цепи элемент 8 - транзистор 7 - транзистор 3 протекает ток, создавая падение напряжения на элементе 8. По этой причине потенциал затворов транзисторов 2 и 7 повышается не более чем до +1 В и их пороги не изменяются, т. е. запись блокируется. После окончания записи на входы 9 и 6 подается потенциал +5 В. Тем самым элемент памяти переводится в режим чтения, рассмотренный выше. При этом, если порог транзистора 2 равен +3 В, то он закрыт и потенциал выхода 11 элемента равен +5 В. Если же запись была блокирована, то пороги транзисторов 2 и 7 по-прежнему равны +0,5 В и потенциал выхода 11 элемента равен +0,02 В. Необходимо отметить, что потенциал выхода остается высоким (равным +5 В) не только при пороге транзистора 2, равном +3 В, но даже если он равен +0,6 В, т. е. всего на 0,1 B превышает порог транзистора 7. Таким образом данный элемент функционирует даже при очень малой величине петли, равной 0,09 В. Это стало возможным также благодаря тому, что в данном элементе практически полностью исключено влияние разброса крутизны и порогов транзисторов 3 и 4, сопротивления элементов 1 и 8, а также потенциалов на входах элемента 1, транзисторов 2 и 4 и на входе 5 на правильность считывания информации. Так, например, при разбросе потенциалов + 20% , крутизны и порогов транзисторов 3 и 4, а также крутизны транзисторов 2 и 7 + 30% минимально допустимая ширина петли, при которой работает элемент, увеличивается с 0,09 В до 0,11 В, т. е. всего на 0,02 В. Кроме того, в режиме считывания и хранения данный элемент полностью статический, что исключает влияние переходных процессов на его чувствительность. Согласно характеристикам МНОП-транзисторов с монополярным управлением, время хранения информации резко зависит от минимально допустимой ширины петли Δ U, при которой информация, хранимая в элементе, еще может быть считана. Эта зависимость характерна также для традиционных МНОП-транзисторов и для транзисторов с плавающим затвором. Согласно ей, время хранения информации в предлагаемом элементе памяти является неограниченным для практических применений. Это позволяет широко использовать данный элемент в БИС в схемах подстройки, встроенной адресации, резервирования и т. п. для повышения выхода годных и улучшения параметров схемы, допуская при этом неограниченное время хранения и эксплуатации БИС. (56) John G. Posa "What to do when the bits go out", Electronics, v. 54, 1981, N 15, p. 120. "A 16K E² PROM Using E² Element Redundancy", Geoffrey S. Gongver and Keith H. Gudger, JEEE Job Solid-St. Cirguits, vol. SC-18, N 5, october 1983, p. 551, fig 2.

Формула изобретения

ЭЛЕМЕНТ ПАМЯТИ, содержащий первый запоминающий транзистор, первый и второй управляющие транзисторы, истоки которых подключены к шине нулевого потенциала, затворы являются соответственно информационным и управляющим входами элемента памяти, первый ограничительный элемент, отличающийся тем, что, с целью увеличения времени хранения информации, в него введены второй ограничительный элемент и второй запоминающий транзистор, у которого затвор и сток объединены и подключены к затвору первого запоминающего транзистора и через второй ограничительный элемент - к второму управляющему входу, стоки первого и второго управляющих транзисторов подключены к истоку второго запоминающего транзистора, исток первого запоминающего транзистора подключен к шине нулевого потенциала, а сток является выходом элемента памяти и через первый ограничительный элемент подключен к шине питания.

РИСУНКИ

Рисунок 1

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 11-2002

Извещение опубликовано: 20.04.2002        

---