Устройство для вычисления обратной величины

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в управляющих и информационно-измерительных системах. Цель изобрететгая - повьппение точности устройства. Поставленная цель , достигается тем, что устройство для вычисления обратной величины, содержащее три сумматора, регистр, блок элементов ИЛИ, элементы И и запрета, схему сравнения, содержит преобразователь дополнительного кода в прямой код с соответствующими связями. В устройстве использовано представление входных и выходных величин в последовательном зиакоразрядном двоичном коде с цифрами (-1, О, И. 1 ил. Q - «

СОЮЗ СОВЕТСНИХ

СОРИА ЛИСТИК ЕСНИХ

РЕСПУБЛИН

„„SU„„1262477

А1

iso 4 С 06 Р 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3825232/24-24 (22) 12.12.84 (46) 07.10.86. Бюл. 11 37 (71) Кубанский государственный университет . (72) Н.С. Анишин (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 362296, кл. G 06 F,7/52, 1969.

Авторское свидетельство СССР

9 732861, кл. G 06 F 7/38, 1976 ° (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в управляющих и информационно-измерительных системах.

Цель изобретения — повышение точности устройства. Поставленная цель достигается тем, что устройство для вычисления обратной величины, содержащее три сумматора, регистр, блок элементов ИЛИ, элементы И и запрета, схему сравнения, содержит преобразователь дополнительного кода в прямой код с соответствующими связями. В устройстве использовано представление входных и выходных величин в последовательном энакоразрядном двоичном коде с цифрами f-1, О, 11 . 1 ил.

1262477

Изобретение относится к вычислительной технике и может быть использон"".Hî в цифровых вычислительных и управляющих системах.

Целью изобретения является повышение точности.

На чертеже представлена схема устройства для вычисления обратной величины °

Устройство для вычисления обратной величины содержит регистр l,сумматоры 2 и 3, блок 4 элементов ИЛИ, сумматор 5, знаковый разряд 6 сумматора 5, преобразователь 7 дополнительного кода в прямой код, схему 8 сравнения, элемент 9 запрета, элемент И 10, информационные входы 11 и 12 устройства, тактовые входы 13 и 14 устройства, выходы 15 и 16 устройства.

Регистр 1, сумматоры 2 и 3, преобразователь 7 дополнительного кода в прямой код, схема 8 сравнения имеют (п+1) двоичный разряд (n — разрядность аргумента и результата без знака).

Сумматор 5 и блок 4 элементов ИЛИ имеют (n+2) двоичных разряда.

В качестве сумматоров 2, 3 и 5 используются накапливающие сумматоры, работающие в дополнительном коде.

Суммирование в третьем сумматоре 5 производится с задержкой эа счет применения в его регистре двухтактных триггеров. На входах 13 и !4 появляются два сдвинутые один относительно другого на треть периода прямоугольные импульсы напряжения с амплитудой, соответствующей уровню "l со скважностью около "6". HepBblH из импульсов (вход 13) сдвинут во вре;мени на треть периода по отношению к моменту появления импульсов на входах 11 и 12.

1О из трех тактов.

В первом такте каждого i-го цикла на входы 11 и 12 устройства поступа40 ет очередной разряд операнда (операнд поступает, начиная со старших разрядов). При этом, если сигнал поступает на информационный вход 11, это свидетельствует о том, что оче45 редной разряд операнда равен "1".

Если сигнал йоступает на вход !2, очередной разряд аргумента .равен "1".

Если же сигнала нет ни на одном йз входов 11 и 12, очередной разряд one50 ранда численно равен "О". В зависимости от сигнала, поступившего на входы 11 и 12, содержимое второго сумматора 3 прибавляется или вычитается из содержимого третьего суммау тора 5 со сдвигом на один разряд влево. Кроме того, к содержимому первого сумматора 2 прибавляется прямой или дополнительный код содержимого

Для представления операнда Х и результата Y = 1/Х применяется избыточная симметричная двоичная система счисления с цифрами 1, О, lJ .

Устройство работает в соответствии со следующим алгоритмом

N = 2R, - 2Y Х

1 I - 1 i-1

Х=Х+Х2

1 1-! t

1, если N, -Х, У. = О, если -X; <И с Х...

1 1 1

1, если 1;>Х, К, =N-2X,У, (i=!,2,. ). где Х вЂ” очередная цифра операнда;

Х; — содержимое сумматора 2 в

1 M цикле вычислений;

У, — очсредная цифра результата;

5 Y; — содержимое сум, атора 3 в i ì цикле вычислении

R — содержимое сумматора 5 к на1-1 чалу i-ro цикла вычислений; — содержимое сумматора 5 в

i-м цикле вычислений.

Устройство работает следующим образом.

Исходное состояние: N, = 0,5;

Х, = У = О. I!a величину аргумента

-1 накладываются ограничения". 2 < Х( с -1.

В начальном состоянии в и-и разряде регистра 1 записана "1", в остальных разрядах — "0". Кроме того, О в n — и разряд сумматора 5 занесена

"1", его остальные разряды — в "0 .

Обратная величина исходного операнда вычисляется за несколько циклов, один цикл дает один разряд ре.— зультата. Число циклов выбирается в зависимости от требуемой точности результата. Так как результат рациональное число, он не имеет конечного (n+2)-разрядного представления в двоЗО ичной системе. Учитывая, что аргумент

Х подается округленным до и разрядов, число верных знаков результата также и, а получается оп с задержкой на два разряда, поэтому окончательный результат формируется за (n+2) циклов вычисления. Каждый цикл состоит

126?477 регистра l. Это осуществляется самими входными сигналами (если они "1" или — "1"), поступающими на управляющие входы сумматоров 2 и 3. В результате в третьем сумматоре 5 обра- 5 зуется значение N а в первом сумматоре 2 — значение X Содержимое третьего сумматора 5 поступает на вход преобразователя 7, который пре— образует дополнительный код в прямой, 0 если на его управляющем входе уровень, соответствующий "1" в знаковом разряде 6 третьего сумматора 5. И, наоборот, при уровне соответственно

"0" на управляющем входе преобразо- 5 ватель 7 не меняет содержимого разрядов, пропуская их на свой выход. а далее на вход схемы 8 сравнения.

На ее второй вход поступает всегда положительный код с первого суммато- 20 ра 2. Если содержимое первого входа больше содержимого второго на выходе схемы 8 сравнения появляется уровень. К началу второго такта информационные сигналы со входов 11 и 12 снимаются.

Во втором такте по сигналу, поступившему на вход 13, производится выдача информации на выходы 15 и

16 устройства. При этом, если еди — 30 ничный сигнал появится на выходе 15, то значит очередной разряд результата равен "1", если на выходе 16— то — "1 а если же не появится ни на одном из выходов 15 или 16, то очередной разряд равен "0" . Это выявляют элементы 9 и 10 по сигналам от знакового разряда 6 третьего сумматора 5 и от схемы 8 сравнения.

По единичному сигналу с выхода 15 0 в i-й разряд второго сумматора 3 прибавляется "1" и производится выдача дополнительного кода с первого сумматора 2 через блок 4 на вход третьего сумматора 5. По единичному сигналу с выхода 16 из i-ro разряда второго сумматора 3 вычитается единица, что осуществляется приемом дополни1 тельного кода иэ регистра 1, а также производится выдача прямого кода первого сумматора 2 через блок 4 на вход третьего сумматора 5. В итоге во втором такте so втором сумматоре 3 образуется код У,, а по окончании второго такта (так как суммирование в третьем сумматоре 5 производится с задержкой) в сумматоре 5 формируется величина R;.

В третьем такте по сигналу, поступающему на вход 14 устройства, производится сдвиг влево на один разряд содержимого третьего сумматора 5 и сдвиг на один разряд вправо содержимого регистра 1. Этим самым величина R, удваивается, а в регистре 1

- (1 + 11 готовится новая константа 2 для следующего цикла .

В результате выполнения (n+ 2 ) цикло в на выходы 1 5 и 1 6 устройства последовательно разряд з а разрядом (начиная со старших) выдается значение обратной величины исходного операнда, причем з а счет оптимального выбора порогов оценочной функции N ; ошибка округления на каждом цикле в 2- 3 р аз а меньше, чем у известного уст ройств а . Причем эт о относится и к последнему циклу, который завершает формирование результата. Результат получается симметричнс округленным.

Формула изобретения

Устройство для вычисления обратной величины, содержащее регистр, три сумматора, блок элементов ИЛИ, схему сравнения, элемент запрета и элемент И, причем информационные выходы первого и второго сумматоров соединены со сдвигом на один разряд в сторону старших с соответствующими входами блока элементов ИЛИ, выход которого подключен к информационному входу третьего сумматора, выход знака которого соединен с управляющим входом элемента запрета и с первым входом элемента И, выходы которых соединены соответственно с первым и вторым выходами устройства,входами разрешения выдачи дополнительного и прямого кодов первого суммато(ра, входапы разрешения приема прямого и дополнительного кодов второго сумматора,второй вход элемента И соединен с первым информационным входом элемента запрета и с первым тактовым входом устройства, второй тактовый вход которого соединен с тактовым входом третьего сумматора и с входом разрешения сдвига регистра, выход которого соединен с информационными входами первого и второго сумматоров, входы разрешения приема прямого и дополнительного кодов первого сумматора соединены соответственно с входами разрешения выдачи дополни1262477

Составитель А. Клюев

Редактор Г. Волкова Техред Л.Сердокова Корректор М. Самборская

Заказ 5428/46 Тираж 67l Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, Ж-35, Раужская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 тельного и прямого кодов второго сумматора, первым и вторым информационными входами устройс" âà,,третий вход элемента И и второй информационный вход элемента запрета соединены с выходом схемы сравнения, о т л и ч а— ю щ е е с я тем, что, с целью повыпения точности, оно содержит преобразователь дополнительного кода в прямой код, причем информационный выход и выход знака третьего сумматора соединены соответственно с информационным входом и входом разреШения преобразования преобразователя дополнительного кода в прямой код, выход которого соединен с первым входом схемы сравнения, второй вход которой соединен с выходом прямого кода первого сумма-!

О тора.