Сумматор по модулю три

Авторы патента:

G06F7/49 - для вычислений, выполняемых над числами с основанием, отличным от 2, 8, 16 или 10, например с троичным отрицательным или мнимым основаниями, комплексными основаниями

Изобретение предназначено для систем контроля, применяемых в автоматике и вычислительной технике. Целью изобретения является расширение функциональных возможностей за счет формирования вычетов по модулю три для N-разрядных входных слов, поступающих последовательно по четыре разряда. В сумматоре по модулю три осуществляется формирование вычета по модулю три для входных Nразрядных слов, поступающих по четыре разряда. Устройство содержит два триггера, два логических элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, злемент ИЛИ-НЕ и дешифратор. Использование логического злемента И и дешифратора позволило сократить время формирования вычетов для N-разрядных входных слов и расширить функциональные возможности за счет формирования вычес S тов по модулю три для четырехраз (Л рядных входных комбинаций. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

С:

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3857590/24-24 (22) 19. 02. 85 (46) 15. 10.86. Бюл. N 38 (72) Н.Д. Рябуха и В.С. Комисарук (53) 681.325.5 (088.8) (56) Авторское свидетельство СССР

N 890393,,кл. G 06 F 7/72, 1981.

Авторское свидетельство СССР

У 1153324, кл. G 06 F 7/49, 1983. (54) СУММАТОР ПО МОДУЛЮ ТРИ (57) Изобретение предназначено для систем контроля, применяемых в автоматике и вычислительной технике.

Целью изобретения является расширение функциональных возможностей за счет формирования вычетов по модулю

„„SU„„1264163 А 1 три для N-разрядных входных слов, поступающих последовательно по четыре разряда. В сумматоре по модулю три осуществляется формирование вычета по модулю три для входных Мразрядных слов, поступающих по четыре разряда. Устройство содержит два триггера, два логических элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ-НЕ и дешифратор. Использование логического элемента И и дешифратора позволило сократить время формирования вычетов для N-разрядных входных слов и расширить функциональные возможности за счет формирования вычетов по модулю три для четырехразрядных входных комбинаций. 2 ил.

12б4 163 а1а

00 а а» 71

О О 0 0

О. 1 1

10 1

00 О

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах контроля.

Цель изобретения вЂ” расширение функциональных возможностей за счет формирования вычетов для четырехразрядных входных комбинаций.

На фиг.1 представлена структурная схема сумматора по модулю три, на фиг.2 вЂ” графа переходов сумма: тора по модулю три.

Сумматор. по модулю три (фиг, 1) содержит первый и второй триггеры

1 и 2, первый и второй элементы ИСКЛЮЧАКЩЕЕ ИЛИ 3 и 4, элемент ИЛИ-НЕ

5 и дешифратор 6, первый 7, второй

8, третий 9 и четвертый 10 информационные входы, первый 11 и второй

12 выходы результата.

Сумматор работает следующим образом.

На графе (фиг.2) номера вершин

О, 1,2 соответствуют значениям суммы по модулю три. Дугами показаны направления переходов при поступлении на входы сумматора по модулю три всех входных комбинаций, заданных функцщп »и f4 Х4х х х,Чх х х2Х»Ч

Ч Х4 Х Х» Х1 Ч Х4 Х Х Х» Ч Х4 Х Х Х Ч Х4Х Х Х», х х х х» Ч x4 +p +g х, Ч x4 xg IIg х, Ч

Ч Х4хэх Х» Ч Х4Х Х Х»е Й = Х4 Х хрх»

Ч %4Х Й Х» Ч Х4хфх х» Ч х4х1х х»У 2 1х х х» где х . = старший с весом 8, х - с весом 4, х вЂ” с весом 2, x вЂ” с ве- . сом 1 разряды этих комбинаций. Сумма по модулю три кодируется состояниями триггеров Т2:, Ò1 следукщим образом. 0 - "00", 1 - "01", 2 вЂ” ™10", состояния триггеров обозначены символами а а» (а вЂ” старший с весом

2, а, вЂ” младший с весом 1 разряды суммы). В исходном состоянии триггеры Т1 и Т2 находятся в нулевом состоянии {цепи установки триггеров в исходное состояние на фиг.t не показаны). В каждом такте работы триг01 х. х х х а а, Ii I2 а а Ii 12

0000 00 0 0 01 О i

0001 01 1 0 10 геры сначала находятся в определенном текущем состоянии а.,а., соответствующем сумме по модулю три всех поступивших ранее входных комбина5 ций х4х>х х». Затем на первый 7, второй 8, третий 9 и четвертый 10 входы поступают соответственно значеНИя х4, х, х, х» разрядов входной комбинации, под воздействием кото10 рых триггеры переходят в очередное состояние, которое определяет сумму по модулю три всех входных комбинаций в том числе и поступившей в данном такте работы.

Иэ графа переходов видно, что при поступлении на входы комбинаций х»х х х», заданных функций Е» (с значениями разрядов "0000" "0011", "0110", "10001" 1111"), сумма по модулю три не изменяется и триггеры не изменяют своих состояний. В этом случае сигнал синхронизации на Свходах обоих триггеров равен нулю.

В остальных случаях сигнал синхронизации на С-входах триггеров равен и триггеры могут изменять свои состояния при поступлении входных комбинаций, заданных функциями f и з

Переходы триггеров сумматора по модулю три иэ всех возможных текущих. состояний сх„ а,(00, 11, tt) в очередные состояния с,а, при различ35 ных значениях входных комбинаций

""Х4х х х, приведены в таблице. Там же приведены значения сигналов синхронизации (С) на С-входах и сигналов на I- и К-входах первого Й,К1

40 и второго Е2,К2 триггеров, обеспечивакици с эти переходы. Значения сигналов Х1 Х2 приведены для тех случаев, когда текущее состояние триг.геров равно 00", "01", "10". Сигна-. лы синхронизации (С) и сигналы на

К-входах совпадают и не зависят от текущего состояния триггеров.

1264163

Продолжение таблицы

00 а а Il я а

С К1 К2

) х х хр х

I E а а, 11 12

aza, Il 12

10 0 1

0010

00 О О

0011

0100

0101

0110

0111

1001

1010 01 1 0

10 1 1

1100 00 0 О

1101 01 1 О

1110 10 О 1

01 О 1

10 1 1

00 0 О

О 0 О 0 рого триггеров соединены соответственно с выходами первого и второго элементов ИСКЛЮЧАМЩЕЕ ИЛИ, С- и

К-входы первого и второго IK-триггеров соединены между собой, прямые ,выходы первого и второго триггеров являются выходами результата сумматора, отличающийся тем, что, с целью расширения. функциональных возможностей за счет формирования вычетов по модулю три для четырехразрядных входных комбинаций, в сумматор введены элемент ИЛИ-НЕ и дешифратор, причем первый выход де.шифратора соединен с первым входок элемента ИЛИ-НЕ, второй выход дешифратора соединен с первым входои второго элемента ИСКЛ1ОЧАМЗЦЕЕ ИЛИ, третий выход дешифратора соединен с первым входом первого элемента ИС00 О О 01 0 1

01 1 О 10 1 1

10 0 1 00 О О

00 О О 01 О 1

01 1 0 10 1 1

1000 10 О 1 00 0 О

00 О 0 01 О 1

1011 10 0 1 00 Î 0

1111 00 0 О 01 О

Значения сигналов Ii и I2 формируются с помощью элементов ИСКЛ1ОЧАЮ- 40

ШЕЕ ИЛИ и дешифратора, а значения сигналов С, К1 и К2 вЂ” с помощью дешифратора и элемента ИЛИ-НЕ. Для устойчивой работы сумматора по модулю- три необходимо, чтобы длитель- 45 ность сигналов входных комбинаций не превышала суммы времен срабатыва ния одного триггера и одного элемента ИСКЛВЧАКЩЕЕ ИЛИ.

Дешифратор может быть реализован 50 по известной схеме.

Формула из обре тения

Сумматор по модулю три содержащий первый и второй элементы ИСКЛ10ЧАЕЩЕЕ ИЛИ и первый и второй IK-триг Геры, причем I-входы первого и вто01 1

10 1

00 0

01 1

10 1

00 0

01 .1

10 1

00 О

01 1

10 1

00 О

01 1

10 1

1 1 1 1

О .О О О

0 1 1 1

1 1 1

О О О О

О 1 1 1

1 1 1 1

О О О О

О 1 1 1

1 1 .1 1

О О О О

О 1 1 1

1 1 1 .1

1264163

КЛЮЧАЮЩЕЕ ИЛИ, четвертый выход дешифратора соединен со вторым входом элемента ИЛИ-НЕ, пятый выход дешифратора соединен со вторым входом второго элемента ИСКЛЮЧАКЩЕЕ ИЛИ, шестой выход дешифратора соединен со вторым входом первого элемента ИСКЛЮЧАКЩЕЕ ИЛИ, седьмой выход дешифратора соединен с третьим входом элемента ИЛИ-НЕ, восьмой выход дешифратора соединен с третьим входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, девятый выход дешифратора соединен с третьим входом первого элемента ИСКЛЮЧАКЩЕЕ ИЛИ, десятый выход дешифратора соединен с четвертым входом элемента ИЛИ-НЕ, одиннадцатый выход дешифратора соединен с четвертым входом второго элемента ИСКЛЮЧАКЩЕЕ ИЛИ, двенадцатый выход дешифратора соединен с четвертым входом первого элемента ИСКЗЙ)НАКЗЦЕЕ ИЛИ, тринадцатый выход дешифратора соединен с пятым входом элемента ИЛИ-НЕ, четырнадцатый выход дешифратора соединен с пятым входом второго элемента ИСКЛБЧАКЩЕЕ ИЛИ, пятнадцатый выход дешифратора соединен с пятым входом первого элемента ИСКЛЮЧАИЩЕЕ ИЛИ, шестнадцатый выход дешифратора соединен с шестым входом элемента ИЛИ-НЕ, прямой выход второго IK-триггера соединен с шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, прямой выход первого

IK-триггера соединен с шестым входом второго элемента ИСКЛЮЧАКЩЕЕ ИЛИ, выход элемента ИЛИ-НЕ соединен с Сн К-входами первого и второго IKтриггеров, первый, второй, третий, четвертый входы дешифратора являются входами сумматора.

1264163

Составитель M. Есенина

Текред:М.Ходанич Корректор А. Зимокосов

«14» й

Редактор Т. Иютейко ..

Заказ 5562/48.Тирам 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, r ° Ужгород, ул. Проектная,4

Изобретение относится к цифровой вычислительной технике и может быть использовано в управляющих и информационно-измерительных системах

Вычислительное устройство // 1260946

Изобретение относится к вычислительной технике и может быть применено в быстродействующих специализированных вычислителях как автономно, так и в составе.больших ЭВМ в качестве функционального расширителя

Векторное устройство для деления // 1259250

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных процессоров

Устройство для сложения в избыточной системе счисления // 1256017

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных последовательных арифметико-логических устройств

Устройство для умножения // 1256016

Изобретение относится к вычислительной технике и может применяться в ЦВМ как арифметический расширитель

Десятичный сумматор в избыточной системе счисления // 1256015

Изобретение относится к области вычислительной техники и автоматики

Матричное устройство для умножения чисел по модулю 2 @ -1 // 1254471

Изобретение относится к области вычислительной и технической кибернетики и может быть использовано в устройствах для цифровой обработки сигналов (в частности изображений), а также в системах кодирования, принцип действия которых базируется на теории полей Галуа

Конвейерное операционное устройство // 1254470

Изобретение относится к облас ;

Устройство для умножения // 1254469

Изобретение относится к области вычислительной техники и может быть использовано для умножения многоразрядных чисел в р-кодах Фибоначчи

Устройство для умножения в избыточной системе счисления с запоминанием переноса // 1252773

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке универсальных и специализированных вычислительных устройств, предназначенных для обработки цифровой информации

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Устройство для сложения и вычитания чисел по модулю // 2109326

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Устройство для сложения чисел по модулю // 2110087

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Устройство для сложения n чисел по модулю // 2131618

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных структурах, функционирующих в модулярной системе счисления

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Устройство для вычитания по модулю // 2133495

Устройство для умножения чисел по модулю // 2137181

Устройство для умножения по модулю семь // 2143722

Изобретение относится к вычислительной техникe и может быть использовано для построения систем передачи и переработки дискретной информации

Устройство для сложения и вычитания чисел по модулю // 2145112

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в многоступенчатой системе остаточных классов

Устройство умножения // 2148270

Изобретение относится к вычислительной технике, а именно к цифровой обработке сигналов и данных и решению задач математической физики, и может найти применение в конвейерных потоковых машинах и многопроцессорных вычислительных машинах