Устройство для суммирования @ -разрядных чисел

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении суммирующих устройств и двоично-десятичных преобразователей. Целью изобретения является расширение функциональных возможностей, заключающихся в обеспечении преобразования двоично-десятичного кода в двоичный . Поставленная цель достигается за счет включения в многовходовое последовательно суммирующее устройство группы преобразуювщх блоков ПЗУ и группы сдвиговых регистров, выходы которых подключены к входам суммирующего устройства. 4 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕЦ {ИХ

РЕСПУБЛИК (19) (И) 917 А3.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3916945/24-24 (22) 22.04.85 (46) 30.11.86, Бюл. У 44 (71) Дагестанский политехнический институт (72) Ш.-М.А.Исмаилов. И.И.Исаева и Т.З.Темирханов (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 798800, кл.-G 06 F 5/02, 1981 °Авторское свидетельство СССР

У 1062689, кл. G 06 F 7/50, 1983. (54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ и-РАЗРЯДНЫХ ЧИСЕЛ

GD 4 С 06 F 7/50 Н 03 М 7/00 (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении суммирующих устройств и двоично-десятичных преобразователей. Целью изобретения является расширение функциональных возможностей, заключающихся в обеспечении преобразования двоично-десятичного кода в двоичный. Поставленная цель достигается за счет включения в многовходовое последовательно суммирующее устройство группы преобразующих блоков ПЗУ и группы сдвиговых регистров, выходы которых подключены к входам суммирующего устройства. 4 ил.

1273 при построении двоично-десятичных 5 преобразователей.

Цель изобретения — расширение функциональных возможностей, заключающихся в обеспечении преобразования двоично-десятичного кода в двоичный, 10

Ча фиг. 1 приведена структурная схема предложенного устройства, на фиг. 2 — содержимое памяти постоянного запоминающего блока, на фиг. 3 содержимое памяти ассоциативного за- 15

/ поминающего блока для примера суммирования пяти и-разрядных двоичных слагаемых, на фиг. 4 — содержимое памяти постоянного запоминающего блока для третьей тетрады (разряд сотен) 20 преобразуемого двоично-десятичного числа.

Устройство содержит постоянный запоминающий блок 1, ассоциативный запоминающий блок 2, группу элемен- 25 тов И 3, элемент И 4, группы элементов И з, 6, группы 7, 8 элементов задержки, группу входных регистров

9 и группу постоянных запоминающих блоков 10, первый и второй входы 11 30 и 12 синхронизации., первый 13 и второй 14 тактовые входы, информационный вход 15 устройства, информационный выход 16.

Работа устройства осуществляется И следующим образом.

По информационным входам 15 устройройс гва в зависимости от того, какую операцию необходимо выполнить, происходит запись в регистры 9 группы

40, по управляющим тактовым входам 13 и

14 устройства.

В случае операции преобразования чисел из двоично-десятичной системы счисления в двоичный код происходит запись во входные регистры с выходов группы постоянных запоминающих блоков по тактовому сигналу, подаваемому по входу 13, а в случае операции суммирования нескольких двоичных чисел происходит непосредственная запис суммируемых слагаемых в соответствующие регистры 9 группы по тактовому сигналу, подаваемому к входу

14 устройства.

Рассмотрим работу устройства в случае выполнения им операции суммирования нескольких чисел. ь(2)= и + log N

Э где F111- количество затрачиваемых тактов, и — разрядность суммируемых слагаемых, 50 . М вЂ” количество одновременно ь суммируемых слагаемых, представленных в двоичной системе счисления.

Рассмотрим работу устройства для

55 случая суммирования пятй операндов (см. фиг. 2 и 3).

Слагаемые: 1. 000, 2. 011, 3.111, 4. 101, 5. 011.

Изобретение относится к вычислительной технике и может быть использовано при построении сумматора для сложения нескольких числе. а также

917 2

По импульсу. поданному на тактовый вход 14, происходит непосредственная запись суммируемых слагаемых с информационных входных входов 15 в соответствующие регистры 9. При подаче тактового импульса на второй вход 11 синхронизации устройства на первые входы элементов И 3 группы подаются одноименные разряды суммируемых слагаемых, которые в течение тактового импульса определяют адрес слова, считываемого нз первого постоянного запоминающего блока 1. Считанное слово из первого запоминающего блока 1 само является частью признака, подаваемого на признаковые входы ассоциативного запоминающего блока 2, причем все разряды, кроме младшего, задерживаются на один такт.

Остальной частью признака являются все, кроме старшего, разряды считываемые из ассоциативного запоминающего блока 2, которые задерживаются на один такт. Сформированный признак дополнительно синхронизируется на элементах И 4-6 путем подачи сигнала по входу 12 синхронизации устройства, передний фронт которого начинается позже, а задний раньше тактового импульса, подаваемого по входу 11 синхронизации устройства. Эта мера вызвана неидеальностью элементов 7

l и 8 задержки.

В.том же такте, в котором был подан разрядный срез слагаемых на вы ходе 16 ассоциативного запоминающего блока 2, появляется одноименный вы,ходной разряд.

Таким образом, на выходе получается результат суммирования в последо- вательном коде, причем количество тактов, за которое вычисляется сумма, равно з 1273

Обрабатываемые срезы (одноименные разряды всех слагаемых) на первых входах элементов И 3 второй группы будут иметь следующий вид:

1. 01111, 2. 01101, 3. 00110.

В течение первого тактового импульса, поданного на вход 11 синхронизации устройства, на вход встроенного дешифратора адреса постоянного запоминающего блока 1 (ПЗБ 1), че- fO рез соответствующие элементы И 3 группы подаются младшие разряды суммируемых слагаемых, т.е. адрес имеет вид 01111. По указанному адресу из постоянного запоминающего блока 1 15 считывается в том же такте слово 011, первый разряд которого "0" (сумма по модулю два обрабатываемого среза) без задержки подается на первый вход элемента И 4, а остальные разряды 20

"11" через элементы 7 задержки группы подаются на входы элементов И 5 группы. Так как в первом такте из ассоциативного запоминающего блока

2 (АЗБ 2) ничего не считывалось, то 25 к приходу первого импульса по входу

12 синхронизации устройства, на входах элементов И 4-6 сформируется ассоциативный признак "0 00 00", который с приходом импульса по входу щ

12 подаются через выходы соответствующих элементов И 4-6 на признаковые входы блока 2. Следовательно, в первом такте из блока 2 считывается слово 000, первый разряд которого

"0" является младшим разрядом искомой суммы.

В течение второго импульса, поданного на тактовый вход 11 синхронизации устройства, на вход встро-40 енного дешифратора адреса блока 1 через соответствующие элементы И 3 подается второй разрядный срез слагаемых 01101. По указанному адресу из блока 1 считывается слово 101, первый разряд которого "1" без задержки подается на вход элемента И 4, .I . а остальные разряды "10" через элементы 7 задержки группы — на первые входы элементов И 5 третьей группы.

К приходу второго импульса по первому входу 12 синхронизации устройства на первых входах элементов И 4-6 сформируется ассоциативный признак "1 11 00", который с приходом импульса по входу 5

12 подается через выходы соответствующих элементов И 4-6 на признаковые входы блока 2, из которого считыва917 ется слово 101, первый разряд которого "1" является вторым разрядом искомой суммы.

В течение третьего импульса, поданного на вход 11 синхронизации устройства, на вход встроенного дешифратора адреса блока 1 через соответствующие элементы И 3 группы подается третий разрядный срез слагаемых

00110. По указанному адресу из блока 1 считывается слово 001, первый разряд которого "0" без задержки подается на вход элемента И 4, а остальные разряды "01" через элементы

7 задержки группы — на входы элементов И 5 группы. К приходу третьего импульса по входу 12 синхронизации устройства на входах элементов И 45 сформируется ассоциативный признак "0 01 01", который с приходом импульса по входу 12 подается через выходы соответствующих элементов И

4-6 на признаковые входы ассоциативного запоминающего блока 2, из которого считывается слово 100, первый разряд которого "0" является третьим разрядом искомой суммы.

В течение четвертого импульса, поданного на вход 11 синхронизации, на входе встроенного дешифратора ад-. реса блока 1 сформируется адрес 00000, так как имеющиеся разрядные срезы уже обработаны. По указанному адресу из блока 1 считывается слово 000, и на признаковые входы блока 2 с приходом четвертого импульса по входу 12 синхронизации поступает ассоциативный признак 0 01 01, соответственно из ассоциативного запоминающего блока 2 считывается слово 100, первый разряд которого "0" есть четвертый разряд искомой суммы.

В течение пятого (последнего) импульса, поданного на вход 11 синхронизации устройства, на входе встроенного дешифратора адреса блока 1 сформируется адрес 00000. По укаэанному адресу из блока 1 считывается слово

000, и на признаковые входы блока 2 с приходом пятого импульса по входу

12 синхронизации поступает ассоциативный признак 0 00 01, соответственно из 2 считывается слово 001, первый разряд которого "1" есть пя-. тый (последний) разряд искомой суммы.

Таким образом 000 + 111 + 101 +

+ 011 + 011 = 10010

5 12739

1 ассмотрим работу устройства в случае выполнения им операции преобразования двоично-десятичных чисел в двоичный код, 5

По информационным входам 15 устства исходное преобразуемое двоичнодесятично число поступает на соответствующие адресные входы группы постоянных запоминающих блоков, с вы- 1О ходов которых по тактовому импульсу, поданному на 13 вход устройства, происходит запись считанной информации в блок регистров. Считанная информация представляет собой двоичные слагаемые, соответствующие десятичным тетрадам исходного преобразующего числа. Таким образом, дальнейшая рабоra устройства аналогична суммированию нескольких чисел, описанному вьппе

Пример . Пусть необходимо преобразовать следующее двоично-десятичное число 1329(o) (0001 0011 25

0010 1001) в двоичный код. Кажg-1O дая тетрада преобразуемого числа является адресом для соответствующего постоянного запоминающего блока. По указанному адресу из соответствующегозО постоянного запоминающего блока считывается следующая информация, представленная в двоичном коде: первая тетрада 1001, 1001 считываемая информация в двоичном коде, вторая тетрада 0010, 10100 считываемая информация в двоичном коде, третья тетрада 0011, 100101100 считываемая информация в двоичном коде, 40 четвертая тетрада 0001,1111101000 считываемая информация в двоичном коде.

Далее производим суммирование по- 45 лученных слагаемых согласно описанному вьппе алгоритму и на выходе 16 устройства в последовательном коде получим двоичное число, которое соответствует операции преобразования N .двоично-десятичного числа в двоичный код.

Количество тактов, необходимых для преобразования и-разрядного двоичнодесятичного числа в двоичный код, 55 равно

m = 1оя(9 10 )+logn, а

17 Ь

Формула и з о о р е т е н и я устройство для суммирования п-разрядных чисел, содержащее постоянный а запоминающий блок, ассоциативный запоминающий блок, первую, вторую и третью группы элементов И, первую и вторую группы элементов задержки и элемент И, первый вход которого соединен с выходом младшего разряда постоянного запоминающего блока, адресные входы которого соединены с вьг.о,цами соответствующих элементов И первои группы, первые входы которых соединены с первым входом синхронизации устройства, второй вход синхронизации которого соединен с вторым входом элемента И и первыми входами элементов И второй и третьей групп, выходы которых соответственно соединены с входами опроса первой и второй групп ассоциативного запоминающего блока, выход младшего разряда которого является выходом устройства, а группа выходов старших разрядов через соответствующие элементы задержки первой группы соединена с вторыми входами элементов И третьей группы выходы всех разрядов постоянного запоминающего устройства, кроме младшего, через соответствующие элементы задержки второй группы соединены с вторыми входами соответствующих элементов И второй группы, выход элемента И соединен с входом опроса третьей группы ассоциативного запоминающего блока, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей, заключающихся в обеспечении преобразования двоичнодесятичного кода в двоичный, в него введены группа постоянных запоминающих блоков и группа входных регистров, первые информационные входы которых соединены с выходами соответствующих постоянных запоминающих блоков группы, входы которых соединены с входами соответствующих суммируемых чисел устройства и с вторыми информационными входами соответствующих входных регистров группы, выходы которых соединены с вторыми входами соответствующих элементов И первой группы, первые и вторые управляющие входы записи и входы синхронизации всех входных регистров соединены соответственно с первым и вторым входами управления записью устройства и первым входом синхронизации устройства.

1273917

1

11 г Раг 1

1273917

Составитель М.Аршавский

Редактор M.Äûëûí TexpepJI.Сердвкова Корректор М,демчик

Заказ 6477/46 Тираж 67 1 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4