Ячейка памяти
Изобретение относится к вычислительной технике и может быть использовано в энергонезависимых запоминающих устройствах с произвольной выборкой. Целью изобретения является повышение надежности восстановления информации ячейки памяти. Для достижения этой цели в энергонезависимый элемент памяти введены два коммутирующих транзистора, а управление процессом восстановления информации производится с помощью сигналов на дополнительных входах коммутации и стирания. 1 ил.
Изобретение относится к вычислительной технике и может быть использовано в энергонезависимых запоминающих устройствах с произвольной выборкой. Целью изобретения является повышение надежности восстановления информации ячейки памяти. На чертеже показана принципиальная электрическая схема ячейки памяти. Ячейка памяти содержит триггер 1, состоящий из нагрузочных элементов 2, например поликремниевых резисторов, один из выводов каждого из которых подключен к шине питания 3, и ключевых МДП-транзисторов 4, 5, истоки которых подключены к шине нулевого потенциала 6, элементы выборки, выполненные на транзисторах выборки 7, 8, соединяющие информационные входы-выходы 9, 10 триггера 1 с разрядными шинами (входами-выходами) 11, 12 соответственно, затворы транзисторов выборки являются адресным входом 13, а также энергонезависимый элемент памяти, состоящий из запоминающих МНОП-транзисторов 14, 15 с изменяемым порогом включения, коммутирующих транзисторов 16, 17 и ключевых транзисторов 18, 19, затворы которых являются входом 20 стирания, а их стоки - входом регенерации 21. Затворы транзисторов 16, 17 и 14, 15 являются соответственно входами коммутации 22 и записи 23. Ячейка памяти работает следующим образом. При наличии напряжения питания на шине 3 и нулевого потенциала на шине 6 в триггер 1 может быть записана информация, для чего на разрядные входы 11, 12 подаются соответственно уровни высокого (+5 В) и низкого ("0" В) потенциала - для записи логической "1", и наоборот для записи логического "0". При этом на адресный вход 13 подается положительный потенциал (+5 В). В результате этого при записи, например, логической "1" триггер устанавливается в то состояние, когда потенциал в точке 9 высокий, а в точке 10 - низкий. Это состояние сохраняется после снижения потенциала на входе 13. Для считывания состояния ячейки необходимо подать положительный потенциал на вход 13, контролируя при этом потенциалы на входах 11, 12. Высокий потенциал на входе 11 и низкий на входе 12 свидетельствуют о том, что в ячейке хранится логическая "1". Для того, чтобы информация не разрушалась при отключении питания, необходимо до отключения питания подать на вход 23 импульс записи +25 В длительностью 1-10 мс, на вход 22 - напряжение +(3,5-5) В. Транзисторы 18, 19 при этом закрыты нулевым потенциалом на входе 20. В результате пороговые напряжения транзисторов 14, 15 изменяются в зависимости от логического состояния ячейки. В частности, если она находится в состоянии "1" (потенциал точки 10 низкий), то канал транзистора 15 оказывается под нулевым потенциалом, а его порог увеличивается, пороговое же напряжение транзистора 14 практически не меняется, так как при закрытых транзисторах 16, 18 его канал находится под высоким напряжением, величина которого задается соотношением емкостей диэлектрика С1 и области объединения в подложке С2, причем С1>>С2. Потенциал на входе регенерации 21 в этом режиме может быть произвольным (0-5 В). В результате состояние триггера переводится в различные значения порогов транзисторов 14, 15, которые сохраняются длительные время (годы) при отключении питания. При повторном включении питания информация может быть вновь восстановлена (регенерирована) в триггере. Для этого вход регенерации 21, например, заземляют, на входы 20 и 22 подают сигнал логической "1", а на вход 23 - импульс напряжения амплитудой 5 В. В результате все транзисторы 14-19 будут открыты (так как диапазон изменения пороговых напряжений запоминающих транзисторов, как правило, не превышает 0,5-4,0 В) и оба выхода 9, 10 триггера будут заземлены. Затем по мере уменьшения напряжения на затворах запоминающих транзисторов 14, 15, сначала закроется транзистор 15 (с более высоким порогом включения) и потенциал выхода 10 начнет нарастать за счет его подзарядки через нагрузочный элемент 2. Этот потенциал откроет транзистор 4 и независимо от того, закроется ли потом другой запоминающий транзистор 14, потенциалы выхода триггера будут зафиксированы транзисторами 4, 5. Отметим, что при этом в триггере восстанавливается информация, инверсная той, которая была перед отключением питания. Для исправления этого можно повторить цикл записи-восстановления, либо использовать спроектированные для этой цели известные схемы коррекции информации в тракте ввода-вывода запоминающего устройства. При высокоомных нагрузках, когда время восстановления информации в триггере может ограничиваться временем зарядки узла триггера через эту нагрузку, целесообразней использовать другой режим регенерации. Сначала отключают напряжение питания ячейки (шина 3 заземлена), на входы регенерации 21, 20 и 22 подают +5 В, на вход 13 - "0" В. Затем на затворы запоминающих транзисторов 14, 15 подают напряжение 3 В. В результате транзистор 15 с порогом около 4-5 В будет закрыт и потенциал точки 10 будет низким, так как она соединена с заземленной шиной 3 через нагрузку 2. Потенциал же выхода 9 будет высоким за счет открытого транзистора 14 с пороговым напряжением около 0,5-1 В. Затем подают высокий уровень напряжения на шину питания 3, который фиксирует состояние ячейки. После этого транзисторы 16, 17 запирают низким потенциалом на входе 22. Такой режим регенерации восстанавливает неискаженную информацию в ячейке, что устраняет необходимость в дополнительном ее инвертировании, и, кроме того, режим регенерации не зависит от величины сопротивления нагрузок 2. Для приведения в состояние готовности к следующему циклу записи на входы 20, 21 подают напряжение +5 В, а на вход 23 подается то же напряжение, что и при записи. В результате напряжение между затвором и каналом обоих транзисторов 14, 15 становится равным 18-20 В и их пороги уменьшаются до одинакового низкого уровня - происходит стирание. (56) Патент США N 4248915, кл. 365-154, опублик. 1981. Авторское свидетельство СССР N 1115106, кл. G 11 C 11/40, 1982.
Формула изобретения
ЯЧЕЙКА ПАМЯТИ, содержащая триггер, первый и второй элементы выборки, каждый из которых выполнен на транзисторе выборки, истоки транзисторов выборки соединены соответственно с первым и вторым информационными входами-выходами триггера, стоки являются соответственно первым и вторым числовыми входами-выходами ячейки памяти, а затворы - адресным входом ячейки памяти, энергонезависимый элемент памяти, состоящий из первого и второго запоминающих МНОП-транзисторов, первого и второго ключевых транзисторов, затворы которых являются входом стирания ячейки памяти, а стоки соединены с истоками запоминающих МНОП-транзисторов, затворы которых являются входом записи ячейки памяти, отличающаяся тем, что, с целью повышения надежности восстановления информации в ячейке памяти, в энергонезависимый элемент памяти введены первый и второй коммутирующие транзисторы, истоки которых соединены со стоками соответствующих запоминающих МНОП-транзисторов, стоки - с соответствующими входами-выходами триггера, а затворы являются выходом коммутации ячейки памяти, истоки ключевых транзисторов являются входом регенерации ячейки памяти.РИСУНКИ
Рисунок 1MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе
Номер и год публикации бюллетеня: 11-2002
Извещение опубликовано: 20.04.2002
