Оперативное запоминающее устройство
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (5D 4
ОПИСАНИЕ ИЗОБРЕТ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 4016095, 24-24 (22) 29.01.86 (46) 23.05.87. Б(ол. Х 1!) (72) В. П. Супрун, A. В. Сычев, Н. Ф. Мековской и B. II. Шапки« (53) 681.327.6 (088.8) (56) Березепко Л. И. и др. Микро«рошссорные комплекты повышенного быстродействия. М.: Ралио и связь, 1981, с. 138, рис. 65.
Ми к Лж. Брик Дж. П роектирова пи е микропроцессорпы.< устройств с разрялпомолульиой оргапизацией М.: Мир, 1984, к«. 1, с. 134, рис. 3. 12.
ÄÄSUÄÄ 1312648 А 1 (51) ОПНРЛТИВНОГ ЗЛ11ОМИНЛ)О1ЦН..
УСTРОГ1(.TВО (57) Изобретепие относится к вычислитель«<)lf тек««ке и может быть использовано при
«остр<н пии оперативной памяти, в частности;I,.è центра.1hHblx и специализированных проц< ссоров. 11ель изобретения — расширепие области применения за счет более пол«ог
Устройство содержит блоки 1, 2 оперативной памяти, мультиплексоры 3, 4, элементы 11-11, 111 5. 6, элементы И-11Г 7 — 12, элеи< «òû III . 13 15, управляк)шие Bxolhl 16, (,З 2()48
;3,(р< (н(!Г вхог(! 17, <<, Ипфорч I!I!tot(fit»(. н 0 lt>I I! (l, 2(), и(хо ll>I 24, (актовый
НХ; I ", и IX(> l "() СИI и;!Л;3 ГЛОГИЧ(Сh010 НХ.!Я.,> (1 p0(t< ГHO 06< сне<11313;l(Ò 3;I IIH(:I, и СчИГl>IH
:! !3И(!1 >100> lt 0 (h0 IOH, 110(ТХ Н3 (>л я !0п (и(и х ол ы ч х Г! ьт и и I(к00р0Н, чогут 0< l п(естнляться еле.(уK) II(f3< .
P(. ih If Ч Ь(
2); пс рост,>нонка этих;!.!ресов и передача их IIв 1 li -, Ht>l;(!<1<3 ФиксиИ.(06ре I (и ие (> I í00и гся к Hl>l÷èñë ит(л ьfl0ll Г(ХНИК(H Чо КС I Г>! ! Ь ИСIIO.!Ь 3<)H<3110
IIplt ll0<. 1р(к llJl!I (н!еративщ>й и;>ч и (и, 1 3 .;I(It30((Jt;rЛЯ ((< tIrPdЛ1,!3ЫХ и 0(IvI(f3;l,(И 3(IPO(3;! Ifн! !х процессоров.
1 ((. >ь10 (3306pE Т(н ИЯ B H. Я(. T(Я р«(!! Il р<. 31;I(06л il(Т!! III)11 ">1 <. 31(13 ИЯ X c I p0!1(: Гн! (1< 1
60Г!СС !10 1110(0 fl(по. (ь 30(3
11<3 и р!(к lip(. ц I анленя с x(ма 0lI< р(31инп >г0 (;it(0!>t IfttdK)I(it ус гРой(t i!
У(т ройст HO СO («р ж нт 6.10K!I 1 и 2 оперативной пачя l ll, fl(рвый Л и второй 4 чуль1ft»;IcK<:<>ptf, ).1(it«tt (I! 11-11,(I(1 5 и (), 11-НЕ
7 - 12. элем< нты I{f (8 15, управляющие вх0.(hl 1(I), адресlll>l(H,0 It>l I 7 и 18, инфорч i(1110!!f11>I(. Ихо.(ы 1!) и 20, tilt(()0pbtdl(ftOI(tft,(E .
Bt>IX0, (1>l 2 "1, 1
2() си((111,1;! 101((ч(ск0! 0 нх,1Я.
Ь. 0 к и 1 н 2 0 и (> р <3 1 l t 13 J (0 l! I I, 3 >! >(т И l I p <> дн>3:(нач tlhl .3t приел(;3, хр;>неllfttt и выдачи информации. Вьща l
Записi> информации, II(> (аваемой llpxfd((»OI(t«в. 0дов блока 1 (2) оперативной памяти, осуществляется при подаче сигнала на вход обращения блока
1 (2) оперативной памяти. если на его вход р I3p(. lll(. ния 3;Iписи пост> Гlи.1 сигнал с соронанного аг(рес>3 II I(I! )и ячеики, позволяк>щая увеличиll, <пело адресуемых ячеек с поч<нцьк) упр >вляющих входов; пре06ра 30ван(!е кодов адресов на входах 17 и 18 в физические адреса блоков 1 и 2
;(, Iÿ уплотнения и нформ ации при записи
Il(fH) lllHlx слов..клех!енты 5 и 6 формируloT сl! I ll 2 ответствх ющего управляющего входа 16 устро(!С1(3», причем адрес ячейки блока 1 (2! при этом (;3.(ается кодом на первой I p> ill l(ii (ресных входов блока 1 (2) опе5 Р.ITIIIIIIOII памЯти. Чхльти(>лексор(,! 8 и 4 выполняют следУIOII(lt<. фУнкции. Осуществляют персдачу кодов адреса f Q с HKO,(ов 17 и 18 устройства на первую и вторую группы адресных входов блоков 1 и 2 оперативной памяти, K03, Hd управляк)щих входах мультиплексоров «00». Осуществлякл перестановку этих адресов, т.е. передачу кодов адресов с входов 17(18) устройства на вторую (первую) групlI) адресных входов блоков 1 и 2 опер;!!Ин ной памяти (код на управляющих входах мультиплексоров «01»), выдачу фикснроH<) llil0l 0 адреса нулеBOH ячейки блок0!3 I 2О и 2 оперативной памяти путем передачи нхлевого потенциала c Hxo;(H 26 (код на > правляющих входах мxëüòèll.ë åксоров «10») Использование ячеики блоков 1 и 2 опер;>тивной памяти с фиксированным адре25 мых ячеек в с (0rKIII>tx командах, используя помимо ячеек, адресуемых кодами на вхо13х 17 и 18 устройства, дополнительные ячсйки бл<>ков и 2 участвующего в реализации и сложных алгоритмов кол! анд fl po3Q цессора. 11реобразование кодов адресов на входах 17 и 18 устройства в физические d,(pBñà ячеек блоков 1 и 2 оперативной памяти происходит для уплотнения расположения в 13Нх различных кодов flo закону, который поясняется таол, 1 (код на управ35 ляющих входах мультиплексоров «11»). 11ри этом на первых и вторых выходах мультиплексоров 3 и 4 присутствуют константы «11», а на третьих и четвертых выходах соответственно содержимое второго и третьего разрядов tfx0, (0(3 17 и 18 устройства. 1312648 должен работать при обращении. Табл. 2 иллюстрирует пример заполнения объема памяти предлагаемого устройства. Состояние младшего четвертого разряда адреса на входах 17 и 18 определяет, какой из блоков 1 и 2 оперативной памяти Таблица 1 Первая (вторая-) группа адресных входов блоков 1 и 2 Первая (вторая) группа адресных входов блоков 1 и 2 Группа адресных входов 17(18) Группа адресных входов 17(18) 1р 2р 3р 4р 1р 2р 3р 4р 1р 2р 3р 4р 1р 2р 3р 4р const 1 1 1 0 0 l о о о const о о 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 Таблица 2 Ячейки блока 2 Ячейки блока 1 0000 0001 0010 0011 Элементы И-ИЛИ 5 и 6 предназначены для формирования сигналов обращения к блокам 1 и 2 оперативной памяти соответственно в моменты подачи тактового сигнала на вход 25 устройства. Формирование сигналов обращения на вы одах элементов И-ИЛИ 5 и 6 при наличии на управляющих входах мультиплексоров 3 и 4 «ОО», «О!» или «10» осуществляется при подаче сигналов обращения на входы элементов ИИЛИ 5 и (или) 6 с соответствую цих управляющих входов 16 устройства, При подаче преобразованных адресов при коде «1!» на управляющих входах мультиплексоров 3 и 4 сигналы, разрешающие передачу сигналов с входа 25 устройства на входы обращения блоков 1 и 2 оперативной памяти, формируются элементами И-HF. 9- 12, объединяются элементами ИHF 7 и 8 и подаются на входы элементов И-ИЛИ 5 и 6. Элементы И-НЕ 7 и 8 предназначены для объединения и согласования по полярности сигналов, вырабатываемых элементами И-НЕ 9 — !2 при настройке мультиплексоров 3 и 4 на передачу информации при управляющем коде «11» и разрешающих выработку сигналов обращения к блокам 1 и 2 оперативной памяти в моменты подачи тактовых сигналов на вход 25 устройства. Элементы И-НЕ 9 и 11 (10 и 12) предназначены для формирования сигнала разрешения обращения к блоку 1(12) оперативной памяти в режиме преобразования адресов устройства (кода «11» на управляющих входах мультиплексоров 3 и 4). При этом элемент И-НЕ 9(11) вырабатывает указанный сигнал, если четвертый младший разряд кода на входе 17(18) устройства имеет нулевое значение (высокий сигнал на выходе элемента НЕ 14 (15), а элемент И-НЕ 10(12) вырабатывает сигнал, если четвертый младший разряд кода на входе 17(18) устройства имеет единичное значение (табл. 1). Элемент НЕ 14(15) предназначен для подачи единичного сигнала на соответствую40 щий вход элемента И-НЕ 9(11) при нулевом значении четвертого младшего разряда кода на входах 17(18) устройства. Элемент HE 13 предназначен для формирования единичного потенциала на четвертых информационных входах мультиплекс()VoB 3 и 4.! 312648 Продолжение табл. 2 0100 0101 0110 0111 1000 1001 1010 1011 0001 - 1100 0011 1101 0101 — . 1110 1000 1100 0010 — 1101 0100 — 1110 0110 †)- 1111 0111 — 1111 35 45 I3IIHHIII l;3aK;)з If<47, 5 I 1ир)ж 590 )(одписное )1роизнодстненно-по)игр((фическое предприятие, г. Ужгород, уа. 1)роектнан, 4! <<ких< образом, выдача информации и;) I руины <3« хог<о<3 2! 24 устройства осуп<ссг<)л><ется в моменты подачи тактовых си<»а l»B па Bxoi< 25 н соответствии со сформ и рона иным и мультиплексорами, 3 и 4 Ilo х K;f:IIII»«>»y з<)копх а Lp(.(Ix Форму,га изобретен<<(г Оперативное запоминающее устройство, содержащее первый и второй блоки опера< инной»Bx И-!!i ., входы груп» которых подключены к уггравляюп<им входам первого мультипл«ксора, вторыс Bxî lbl первого и второп> элементов И-1(F; подклн>чсны к ныходал< соответственно HHT»I и шестого элсл<сптов И-НЕ, входы групп которых подклк>иены к уира вляк)щим входам второго мультиплексора, адресные вхо Ll>l первых групп первого и второго блоков оперативной памяти ш>дключены к выходам» pB»lo мультиплексора, адресные в оды вторн <<хо,<ам данных второй группы первого мультиплексора и являк>тся адресными входами второй группы устройства. вход перво A)I(. i(IE .ilTkl 1 Е»O, <с«)ертых групп первого и второго мультиплексоров, входы данных четвертых групп первого и второго мультиплексоров подключены к входам данных IlepBbfv групп с(н)твстствснно перного и второго мультиплексоров, вход данных первой группы первого мультиплексора подключен к входу четвертого элемента И-НЕ и к входу второго элемента НЕ, выход которого подключен к входу третьего элемента И-НЕ, вход данных первой группы второго мультиплексора подключен к входу шестого элемента И-tlF: и к входу третьего элемента НЕ, вы.ход которого подключен к входу пятого элемента И-HF.. 
