Устройство для извлечения квадратного корня с перестраиваемым основанием системы счисления

 

Изобретение относится к вычислительной технике. Цель изобретения расширение класса решаемых задач за счет перестройки систем счисления. Устройство для извлечения квадратного корня с перестраиваемым основанием системы счисления может работать в любых системах счисления с натуральным основанием. Цикл извлечения квадратного корня состоит из М тактов. В каждом такте оиределяется одна Р-ичнал цифра-квадратного корня. Устройство содержит регистр 1 корня, регистр 2 подкоренного выражения, блок 3 дешифраторов, содержащий М-дешифраторов, блок 4 поразрядного дополнения , блок 5 коррекции, блок 6 формирования кратных, Р-1 блоков 7 суммирования 7.1-7. (Р-1)., двухканальный коммутатор 8, регистры 9, 10, блок И образования цифр корня, шифратор 12 корня, дешифратор 13 основания, вычитатель единицы 14, блок 15 формирования поправок, блок 16 ограничения разрядности, шину 17 кода разрядности . 9 ил,, 2 табл. S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 G 06 F 7/552

f3j

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМ Ф СВИДЕТЕЛЬСТВУ

Фиг. 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3990889/24-24 (22) 11.12.85 (46) 30.12.87. Бюл. У 48 (75) А. Ю. Глазачев (53) 681.325(088 ° 8) (56) Авторское свидетельство СССР

Ф 1233144, кл. G 06 F 7/552.

Авторское свидетельство СССР

Р !234831, кл. G 06 F 7/552, 1984. (54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ С ПЕРЕСТРАИВАЕМЫМ ОСНОВАНИЕМ СИСТЕМЫ СЧИСЛЕНИЯ (57) Изобретение относится к вычислительной технике. Цель изобретения— расширение класса решаемых задач за счет перестройки систем счисления.

Устройство для извлечения квадратного корня с перестраиваемым основанием системы счисления может работать

„„SU „1 63204 А1 в любых системах счисления с натуральным основанием. Цикл извлечения квадратного корня состоит из М тактов. В каждом такте определяется одна Р-ичная цифра квадратного корня. Устройство содержит регистр 1 корня, регистр 2 подкоренного выражения, блок

3 дешифраторов, содержащий И.дешифраторов, блок 4 поразрядного допол-. нения, блок 5 коррекции, блок 6 формирования кратных, Р-1 блоков 7 суммирования 7.1-7.(Р-1)., двухканальный коммутатор 8, регистры 9, 10 блок 11 образования цифр корня, шифратор 12 корня, дешифратор 13 основания, вычитатель единицы 14, блок 15 формирования поправок, блок 16 ограничения разрядности, шину 17 кода разрядности. 9 ил., 2 табл.

4 2 (фиг, 3) содержит P-1 элемент 27 И цифр корня, P-2 элемента 28 ИЛИ вклю чения, P-2 элемента 29 ИЛИ-НЕ запрета. Блок 5 коррекции (фиг. 4) содержит элементы 30.1 — 30.(2M-2) ИЛИ коррекции, элемент 31 ИЛИ-HE совпадения, элемент 32 И, триггер 33. Блок

4 поразрядного дополнения (фиг. 5) содержит первую 34 и вторую 35 группы элементов НЕ, первый 36 и второй 37 двоичные сумматоры, первую 38 и вторую 39 группы элементов И. Перестраиваемый одноразрядный многовходовой

Р« 18 (фиг. 6) содержит двоичный сумматор 40 нескольких чисел, узел 41 образования сигналов граничных интервалов, группы элементов 42 и граничных интервалов, элементы 43 ИЛИ граничных интервалов, шифратор 44 переносов, группу 45 двоичных сумматоров поправок, коммутатор 46 поразрядной суммы. Блок 20 предварительного формирования сигналов переноса и разрешения (фиг. 7) содержит одноразрядный сумматор 47 по основаниям 2, 3 и 4, элемент

48 ИЛИ выбора, коммутатор 49, узел

50 предварительного формирования сигналов переноса и разрешения. Одноразрядный сумматор 47 по основаниям 2, 3, 4 содержит трехвходовой сумматор

51, двоичный сумматор 52, элементы

53, 54 И-ИЛИ, элементы 55-61 И, элементы 62-64 ИЛИ; Шифратор 44 переносов содержит элементы 65-74 и 75—

78 ИЛИ.

Рассмотрим работу устройства. Подкоренное выражение положительно, И 0 представлено в любой P-ичной системе счисления и может быть правильной дробью, смешанной дробью или целым числом. Пусть при P = 1О, Р— основание системы счисления, квадратный корень равен Ш = N = 0,2341.

Тогда точное подкоренное выражение можно найти из диаграммы умножения. ,Ш 0.2341 . Ш О. 2341

0 2341

09 364

070 23

0,468 2

00 000

1 136320

Изобретение относится к вычйслительной технике и предназначено для извлечения квадратного корня из чисел представленных в P-ичной систеЭ

5 мах счисления, Цель изобретения - расширение класса решаемых задач за счет вычисления квадратного-корня из чисел с произвольными основаниями. 10

На фиг. 1 изображена функциональная схема устройства для извлечения квадратного корня с перестраиваемым основанием системы счисления; на фиг. 2 - функциональная схема блока суммирования; на фиг. 3 — схема блока образования цифр корня; на фиг. 4 схема блока коррекции; на фиг. 5 схема блока поразрядного дополнения; на фиг. 6 — функциональная схема пе- 20 рестраиваемого одноразрядного многовходового Р-ичного сумматора; на фиг. 7 — функциональная схема блока предварительного формирования сигналов переноса и разрешения; на фиг. 8- 25 схема одноразрядного сумматора по основаниям 2, 3 и. 4; на фиг. 9 — схема шифратора переносов.

Устройство (фиг. 1) содержит регистр 1.корня, регистр 2 подкоренно- 30

ro выражения, блок 3 дешифраторов, содержащий М-1 дешифраторов, блок 4 поразрядного дополнения, блок 5 коррекции, блок 6 формирования кратных, Р-1 блоков 7 суммирования 7.1-7.(Р-1)

) 35 двухканальный коммутатор 8, первый 9 и второй 10 регистры, блок 11 образования цифр корня, шифратор 12 цифр корня, дешифратор 13 основания, вычитатель 14 единицы, блок 15 формирования поправок, блок 16 ограничения разрядности, шины 17 кода разрядности. Блок 7 суммирования (фиг. 2) содержит М-3 перестраиваемых одноразрядных многовходовых Р-ичных суммато45 ров 18.1-18. i узел 19 формирования опережающего переноса, М+3 групп содержащих для каждого разряда, блок

20 предварительного формирования сигналов переноса и разрешения, группу элементов 21 ИЛИ образования переноса, группу элементов 22 И образования переноса, многовходовой элемент

23 ИЛИ образования переноса, группу элементов 24 ИЛИ образования разрешения, группу элементов 25 И образования разрешения, многовходовой эле.мент 26 ИЛИ образования разрешения.

Блок 11 образования цифр корня

1363?0

8 0 2 8 1

3 О. О 5 4 8 О 2 8 1 10

Точкой в Ш и N отделены знаковые 20 разряды. Запятой в результате умножения отделены целая и дробная части, полученные в зависимости от положения запятой в значении квадратного корня Ш. Для результата 11! 1 запятая в

Ш совпадает с точкой, для остальных результатов (2... °,5) запятая в Ш перемещается на один разряд слева направо. Для результата 5 Ш-целое число. Как видно из диаграммы умноже- 30 ния положение запятой в квадратном корне Ш однозначно связано с положением запятой в подкоренном выражении

N. Количество разрядов в N от точки до запятой может быть только четным, а это количество разделенное пополам является количеством разрядов целой части квадратного корня Ш, расположенных от точки до запятой. Квадратный корень может быть вычислен из подкоренного.выражения разрядностью как 2М, так и М. В одном такте образуется одна P-ичная цифра М-разрядного квадратного корня. Основание системы счисления P задается кодом

В следующих тактах операции алгоритма повторяются. Приведем диаграмму извлечения квадратного корня для P=13>

gp где подкоренное выражение является мешанной дробью Б = 0,(4) (11}, (11).

Квадратный корень от данного И Ш =

= 0.(7), (12) (» ), а точное подкоренное выражение будет И = Ш.Ш д = 0.(4) (11), (10) (7) (О) (4).

Диаграмма извлечения квадратного корня

О. (7) (12) (11)

О. (7) (12) (» ) О (3) (10) !!, !! (б) (6) 2-й "угол" (») (1) Результат, 1 О. О 5 4

20.05480281

40.05480281

50.05480281

4 а основания, подаваемым на шины 17 в двоично-P-ичной форме.

Получение одной P-ичной формы квадратного корня производится по алгоритму: — одновременно вычисляются Р-1 положительных "углов" У1-У(Р-1}, представляющих собой удвоенное произведение всех ранее полученных цифр на соответствующую цифру-множитель из ряда 1,2,...,(P-1) плюс произведение цифры-множителя на саму себя, с учетом весов;

- одновременно определяются P-1 разность вида В,=У, -В,, В =У -В

В(Р-1)=У(Р-1)-В,, где  — очередной сдвинутый реальный отрицательный остаток предыдущего такта плюс приращение N; — определяются знаки полученных разностей;

- формируют!ся сигналы, определяющие значения цифр корня для данного используемого основания системы счисления; — по сигналам цифр корня выбирается реальный отрицательный остаток данного такта и определяется соответствующая цифра корня; — производится сдвиг полученного реального отрицательного остатка на два Р-ичных разряда влево и запись в два младших разряда приращения подкоренного выражения.

1363204 (6) (6) (5) (12) (10) (2) 3-й "угол" (9) (4) (10) (2) (5) (12) О. (4) (» ) (10) (7) (О) (4) О. (4) (») (») Номер разряда М

6 5 4 3 2 1 (12) (12) (12) (12) (8) (1) Приращение (о) (о) (о) (о) (о) (о) 1-й такт (12) (12) (» ) (11) (1) (12) Приращение и сдвиг (1) Доп. единица

2-й такт 2-й "угол" (О) (О) (О) (О) (6) (6) (») ..(6) (6) (12) (12) (ll) (10) (» ) (О) (O) (1) (1) (1) (» ) (10) (» ) (1) (О) Ш2-(12) (О) Приращение и сдвиг

3-й такт (1) (1) (1) (О) (5) (12) (10) (2) (9) (4) (10) (2) (5) (12) (12) (11) (9) (6) (О) (4) (О) (1) (3) (1) (О) 3-й "угол"

ШЗ=(11) Вверху диаграммы извлечения показано образование "углов", где показаны только "углы", суммирование которых с отрицательным остатком предыдущего такта дает реальный отрицательный остаток данного такта. Внизу диаграммы извлечения показан процесс

55 извлечения-квадратного корня. Для любой другой системы счисления диаграмма извлечения строится аналогично, Регистр 2 подкоренного выражения содержит 2М разрядов. Если подкорен!

36320

1 ное выражение содержит M разрядов, то оно записывается в 11 старших разрядов регистра 2, а в младшие разряды записываются нули, Кор, основания си- 5 стемы счисления шин 17 подается на входы дешифратора )3 основания, блока

4 поразрядного дополнения, вычитателя 14 единицы, блока 16 ограничения разрядности. На выходах вычитателя )p

14 единицы образуется значение старшей цифры используемой системы счисления P-1 в двоично-Р-ичном коде, которое подается на первые входы nepf вого регистра 9. На первые входы вто- 15 рого регистра 10 подаются нули. ПерBblM тактом в регистр 2 записывается подкоренное выражение, регистр 1 кор-, ня обнуляется, в каждый разряд регистра 9 записывается значение цифры 2р

P-1, а в каждый разряд регистра 10 записываются нули. Два старших разряда подкоренного выражения подаются на входы блока 4 (фиг. 5), в котором образуется их дополнение до старшей 25 цифры используемой системы счисления по формуле Д; = P + N,. Полученные дополнения подаются на входы двух младших разрядов всех блоков 7 суммирования и на коммутатор 8. На анало- ЗО гичные входы остальных разрядов блоков 7 суммирования с выходов регистров 9, 10 подаются цифры Р-1 и 0 для получения дополнительного кода отрицательного приращения N. После первого такта в регистре 1 записаны все нули, поэтому на выходах дешифраторов блока 3 сигналов нет, В первом такте в блоках 7,1-7.(Р-1) в соответствии с диаграммой извлечения проис- 40 ходит суммирование в используемой системе счисления двух старших разрядов подкоренного выражения в виде дополнения с положительными значениями углов первого такта 01,04,..., 45 (Р-1 ) . (P-1 ), выр аб атываемых в блоке

6 в виде констант, Полученные суммы в виде двух P-ичных чисел, поразрядных супа и переносов с выходов блоков 7.1-7.(P-1) подаются на соответ- 50 ствующие входы двухканального коМмутатора 8. На выходах опережающего переноса (е) всех блоков 7 суммирования образуются значения опережающих переносов, которые. подаются на первую группу входов блока 11 образования цифр корня (фиг, 3). Если опережающий перенос равен единице, то остаток (+)„ если — нулю, то ос4

8 таток (-). На одном из 0,1,... (Р-1) выходов блока 11 образуется сигнал, определяющий соответствующую цифру корня данного такта в используемой системе исчисления. Например, для

P = 13 могут быть получены только сигналы, определяющие цифры корня от

0 до 12. Блокировка сигналов цифр корня больших P-1 производится с помощью элементов 29 ИЛИ-НЕ, на которые соответственным образом подаются сигналы с выходов дешифратора 13 основания. Если на выходе с номером

13 дешифратора 13 основания есть сигнал, то блокируются все выходы блока

ll определяющие сигналы цифр корня старше 12. Элементы 28 ИЛИ определяют старшую цифру корня при заданном основании систему счисления. Сигналы цифр корня с выходов блока 11 подаются на входы шифратора 12, который производит их кодирование в двоично-P-ичную форму, и на управляющие входы двухканального коммутатора 8, где по этим сигналам выбирается соответствующий реальный отрицательный остаток данного такта в используемой системе счисления. Вторым тактом в регистр 1 запишется значение полученной цифры корня с выходов шифратора 12, в регистры 9, 10 с выходов коммутатора 8 запишется значение реального. отрицательного остатка данного такта в используемой системе счисления, подкоренное выражение в регистре 2 сдвигается влево на два Р-ичных разряда. Значение первой цифры корня подается из первого разряда регистра 1 на входы дешифратора первого разряда блока 3 и на его выходе, сбответствующем первой цифре, появляется сигнал, который поступает на соответствующей шине на соответствующий вход блока 6 формирования кратных. На соответствующих входах блоков 7.1-7.(Р-1) суммирования образуются значения вторых

"углов" соответственно для каждой из цифр множителей 1,2,...,(Р-1). Полученные "углы" суммируются в блоках

7.1т7,(Р-1) суммирования, соответствующих данным цифрам множителям, со сдвинутым на два разряда влево предьгдущим остатком и приращением подкоренного выражения. На выходах блоков суммирования образуются опережающие переносы и остатки в виде двух чисел и используемой системе счисления. По значениям опережающих переносов в

9 13632 блоке 11 определяется сигнал цифры корня, по которому на шифраторе 12 определяется вторая цифра корня и реальный отрицательный остаток на выходе коммутатора 8, В следующих тактах все действия повторяются по аналогии с первым и вторым тактами до получения всех цифр квадратного корня. В том такте, в котором во всех разрядах регистра 2 подкоренного выражения, кроме двух старших, будут нули, блок 5 коррекции (фиг. 4) вырабатывает корректирующую единицу, которая подается в младшие разряды )g блоков 7 суммирования, Следующим тактом триггер 39 включается в единицу и блокирует выходы блока 4 поразрядного дополнения .

В блоках суммирования 7.1-7.(Р-1) (фиг. 2) производится суммирование отрицательного остатка предыдущего такта и значения положительного "угла", соответствующего данному блоку суммирования. В каждом P-ичном раз- 25 ряде в максимальном случае суммируются шесть одноразрядных P-ичных чисел, которые подаются.на входы перестраиваемого одноразрядного многовходового P-ичного сумматора 18. Каждый блок 30

7 суммирования содержит M+3 сумматора

18, которые могут перестраиваться для работы в любой Р-ичной системе счисления, Для этого на входы сумматоров 18 подаются сигналы с Выходов 35 дешифратора 13 основания, поправки— с выходов блока 15 формирования поправок и сигналы — с выходов блока

16 ограничения разрядности. На выходах блоков 18 для систем счисления 40 с основанием больше четырех образуются два многоразрядных числа, а для систем счисления с основаниями 2, 3, 4 три многоразрядных числа в используемой системе счисления, которые в 45 соответствующих разрядах подаются на входы блоков 20 предварительного формирования сигналов переноса и разрешения (фиг. 2), Коммутация сигналов переноса и разрешения для различных систем счисления осуществляется на элементах 22 И, 23 ИЛИ и на элементах

25 И, 26 ИЛИ соответствующими сигналами с выходов дешифратора 13 основания. На элементах 21 ИЛИ группы и

24 ИЛИ группы производится образование сигналов переноса и разрешения для различных систем счисления из предварительных сигналов, вырабатыва04

10 емых в блоке 20 предварительного формирования сигналов переноса и разрешения, На входы блока 20 i-го разряда подаются значения поразрядной суммы i-го разряда и значения переносов i-1-ro u i-2-го разрядов, поскольку для оснований 2, 3 и 4 на выходах сумматоров 18 в совокупности образуется три числа. При суммировании шести одноразрядных чисел для оснований больше четырех количество переносов не превысит пяти. Для основания P = 13 функция переноса Д образуется из условия С; + К, ) 12, где С - значение поразрядной суммы, К вЂ” значение переноса. Для рассматриваемого случая это условие выполняется при следующих значениях С + К:

12 + 5, 12 + 4, 12 + 3, 12 + 2, 12 +

+ !, ll + 5, 11 + 4, 11 + 3, 11 + 2, 10 + 5, 10 + 4, 10 + 3, 9 + 5,9 +

+ 4,9 5, чему соответствует логическое выражения. Д = С4.СЗ.(КЗ+К2+Кl) +

+ С4.С2.К2.(С1+Кl)+ С4.КЗ.(С2+Сl+Кl), которое образуется на выходе соответствующего элемента 21 ИЛИ. Цифры при значениях С и К обозначают номера двоичных разрядов внутри P-ичного разряда, в данном случае определяющего основание P = 13, младший разряд имеет номер 1. Функция разрешения R образуется из условия С1+К;,= 12, а для упрощения логического выражения может быть использовано условие С;+К.,> 12. с — 1

Для рассматриваемого случая эти. условия выполняются при следующих значениях С и К, 12+ О, 11+ 1, 10+ 2, 9 + 3, 8 + 4 и допускается использование значений 12 + 1, 12 + 2, 12 +

+ 3, 12 + 4, 12 + 5, 11 + 2, 11 + 3, 11 + 4, 11 + 5, 10 + 3, 10 + 4, 10 +

+ 5, 9 + 4, 9 + 5, 8 + 5, чему соответствует логическое выражение.

P = С4.СЗ + С4.С2.С1.К1 + С4.С1.К2.К1+

+ С4.С2.К2 + С4.КЗ. Данное логическое выражение образуется на выходе соответствующего элемента 24 ИЛИ. Для остальных используемых систем счислений образование сигналов переноса и разрешения производится аналогично. В узле 50 блока 20 (фиг ° 7) образуются предварительные сигналы переноса и разрешения согласно с рассмотренными выражениями для Д и Р, которые затем подаются на входы соответствующих элементов 21 ИЛИ, 24 ИЛИ.

Поскольку для оснований P = 2,3,4 при шести суммируемых числах на сум12

1363? маторах 18 количество переносов выходит за пределы одного разряда и на выходах сумматоров 18 образуются три числа, то для преобр аз ования этих чисел в два используются сумматоры 47 по основаниям 2,3,4 (фиг, 8). На входы сумматора 47 i-ro разряда подаются три одноразрядных числа, поразрядная сумма i-го разряда и переносы i-1-го 10 и 1-2-го разрядов., Полученные поразрядная сумма и перенос подаются соответственно на входы первой группы коммутатора 49 данного разряда и следующего разряда. В сумматоре 47 три 15 суммирующих числа подаются на входы сумматора 51, на выходе которого образуется четыре разряда двоичной суммы в максимальном случае. При основаниях 2 и 4 поправок не требуется и. 20 эта сумма после коммутации на элементах 58-61 И, 63, 64 ИЛИ, 53, 54 И-ИЛИ передается на выходы поразрядной суммы и переноса сумматора 47. При основании 3 поправки подаются на 25 входы сумматора 52 вместе с двумя младшими разрядами выхода сумматора

51. Выбор соответствующей поразрядной суммы производится сигналами переносов, образуемых на выходах эле- 30 ментов 55 И и 62 ИЛИ. Определение граничных интервалов, соответствующих им сигналов переноса, и поправок производится аналогично рассмотренной ниже методике определения граничных интервалов и поправок для сумматоров 18. На входы второй группы коммутатора 49 с выходов сумматоров 18 подаются поразрядная сумма i-го разряда и перенос i-1-го разряда. При 40 основаниях 2, 3 и 4 сигналом с выхода элемента 48 ИЛИ на вход узла 50 подключается значение числа с выходов сумматора 47. При всех остальных основаниях на входы узла 50 подключают- 45 ся поразрядная сумма i-го разряда и перенос х-1 го разряда с выходов сумматоров 18. Сигналы переноса Д и разрешения R подаются во всех разрядах на входы узла 19 формирования опере- 50 жающего переноса, на выходе которого образуется опережающий перенос (е), Выходы коммутаторов 49 являются выходами блоков 7 суммирования.

На входы перестраиваемого однораз- 55 рядного многовходового P-ичного сумматора 18 (фиг. 6) подаются шесть чисел, а на его выходах возникают поразрядная сумма и перенос в i+1-й разряд для оснований больше четырех..

Для оснований 2, 3 и 4 возникают переносы в i+1 и i+2 разряды. Суммируемые числа подаются на входы двоичного сумматора 40 нескольких чисел, на выходах которого возникает их двоичная сумма, Поразрядная cyrma в p àçрядности максимального P. с выходов сумматора 40 подается на первый вход коммутатора 46 поправок и на первые входы сумматоров 45 поправок. На вторые входы сумматоров 45 поправок подаются поправки соответственно для всех граничных интервалов, на каждый сумматор 45 подается поправка для своего граничного интервала. Полученные суммы с выходов сумматоров 45 подаются на остальные входы коммутатора 46 поправок. Двоичная сумма с выходов сумматора 40 подается также на входы узла 41 образования граничных интервалов. На выходах узла 41 образуются сигналы, определяющие граничные интервалы для каждой используемой системы счисления, Сигналы одного граничного интервала для различных систем счисления составляют одну группу сигналов граничных интервалов, определяющих одну цифру переноса. В табл. 1 показано обр аз ование граничных интервалов, соответствующих переносов и поправок при основаниях систем счисления 10 и 13.

Для любой другой системы счисления таблица составляется аналогично. Сигналы одного граничного интервала подаются на первые входы элементов 42 И соответствующей группы, на вторые входы которых подаются сигналы с соответствующих выходов дешифратора 13 основания. Выходы элементов 42 И одного граничного интервала объединены по ИЛИ на элементах 43 ИЛИ. На выходах элементов 43 ИЛ1 образуются сигналы, соответствующие переносам ПО, Пl,.. °,П5, которые подаются на входы шифратора 44 и на управляющие входы коммутатора 46 поправок.

На выходе шифратора 44 образуется значение переноса, соответствующего одному из сигналов ПО,...,П5. На сумматорах 45 поправок производится суммирование поразрядной суммы с выходов сумматора 40 и соответствующей данному граничному интервалу в используемой системе счисления поправки.

Полученные суммы подаются на входы коммутатора 46 поправок, а одна из

13632

1 этих сумм выбирается сигналом ПО,..., П5, подаваемым с выхода одного из элементов 43 ИЛИ на соответствующий правляющий вход коммутатора 46 попра5 вок согласно с табл. 1. Для основания

Р = 13 сигналы переноса ПО,...,П5, определяющие граничные интервалы, описываются выражениями:

04 !

4 пользуемых при данном основании двоичных разрядов внутри каждого P-ичного разряда. Соответствующие сигналы блокировки образуются на выходах блока 16 ограничения разрядности и определяются выражениями т-, = . т-, (г-;.-з"" "г " ) ПО(13)=АЗ А2 Al / В4 + В4 BÇ + В4 BÇ

В2 В1/

Пl (13)=АЗ А2 /Аl В4 BÇ В2 Bl +

+ Al В4 BÇ B2 + Al B4 +

+ Al В4 ВЗ В2 /

П2(13)=АЗ А2 /Al В4 BÇ В2 + Al В4 BÇ/+

+AB А2 AI В4/ BÇ + BÇ R2

+ B3 В2 Bl /

ПЗ(13)=АЗ А2/Al В4 BÇ В2 В1 +

+ Al В4+ Аl В4 BÇ/

П4(13)=АЗ А2 Al/Â4 ВЗ + В4/ + АЗ А2

Al В4 BÇ В2 Bl

П5(13)=АЗ А2 Al/В4 BÇ В2 Вl +

+ В4 BÇ + В4 BÇ + В4 ВЗ В2 +

+ В4 В2/, Для всех других используемых систем счисления выражения, определяющие 3р сигналы переносов П и граничные интервалы, составляются аналогично.

При основаниях 2, 3 и 4 на выходе шифратора 44 переносов образуется два разряда переносов, при остальных основаниях - один разряд переносов.

Поправки, подаваемые на входы сумматоров 45, образуются для любой используемой системы счисления согласно с табл. 1 в блоке 15 формирования 40 поправок. Блок 15 формирования поправок содержит многовходовые элементы ИЛИ, на входы которых подаются сигналы с выходов дешифратора 13 основания таким образом, чтобы на вхо- 45 дах соответствующих сумматоров 45 поправок при данном основании были бы значения поправок соответствующего граничного интервала, определяемого табл. 1. Смена кода основания на ши- rp нах 17 вызывает соответствующее изменение поправок на выходах много ходовых элементов ИЛИ блока 15 формирования поправок.

Для ограничения действующей разрядности каждого P-ичного разряда при работе в системах счисления с разрядностью основания меньше максимального применяется блокировка неис° ° е ° ° a e ° ° ° ° ° ° ° ° ° е

Бз = Р +Рт + o ° ° ь+ Р (Р +P )

Б P +Р + Р +Р P где Т - разрядность одного Р-ичного разряда. Сигналы блокировки Б неиспользуемых при данном основании разрядов с выходов блока 16 подаются на соответствующие входы коммутаторов

46 поправки всех сумматоров 18. Шифратор 44 переносов (фиг. 9) производит в сумматоре 18 образование P-ичных переносов по сигналам Пl,...,П5 с выходов соответствующих элементов 43

ИЛИ, При суммировании шести чисел могут образоваться два P-ичных разряда переносов, если основание системы счисления 2, 3 или 4. Образование P-ичных сигналов переносов при основаниях 2, 3 и 4 можно описать в табл. 2. При основании 2 образуются только сигналы ПО,. ° .,ПЗ, при основании 3 на выходах элементов 43 ИЛИ образуются только .сигналы ПО,...,П4, при основании 4 также только сигналы

ПО...П4. Для основания два максимальное значение суммы шести чисел равно б, для основания три - 12, для основания четыре — 18 ° Логика образования

Р-ичных переносов при основаниях 2, 3, 4 отличается от логики из образования при основаниях больше четырех, поэтому для коммутации сигналов П2, ПЗ, П4 и для образования второго, старшего, Р-ичного разряда переносов на соответствующие входы элементов

65-74 И подаются сигналы с выходов 2, 3, 4 дешифратора 13 основания. Младший P-ичный разряд переносов образуется на элементах 70-74 И, 76-78 ИЛИ, а старший разряд - на элементах 6569 И, 75 ИЛИ.

Формула изобретения

Устройство для извлечения квадратного корня с перестраиваемым основанием системы счисления, содержащее первый и второй регистры, регистр

1363204! 6

35 подкоренного выражения, регистр корня, блок дешифраторов, первый блок формирования кратных, блок поразрядного дополнения, блок коррекции, двухканальный коммутатор, шифратор цифр корня и группу блоков суммирования, выходы первого и второго разрядов регистра подкоренного выражения подключены соответственно к пер- 10 вому и второму информационным входам блока поразрядного дополнения, остальные выходы регистра подкоренного выражения подключены к входам блока коррекции, выход блокирующего сигнала 15 блока коррекции подключен к входу блокировки блока поразрядного дополнения, первый и второй выходы блока поразрядного дополнения подключены соответственно к первому и второму. 20 информационным входам всех блоков суммирования группы и к соответствующим разрядам первого информационного входа двухканального коммутатора, выход j-й группы разрядов P-ичной цифры (где P — основание системы счисления, 1 = 1,...,M-1, где М— разрядность аргумента) регистра корня подключен к входу j-ro дешифратора блока, выход j-го дешифратора бло- 30 ка подключен к )-му информационному входу первого блока формирования кратных, первая группа разрядов r — го выхода (r = 2. ..,Р-1) первого блока формирования кратных подключена к третьему информационному входу г-ro блока суммирования группы, вторая группа разрядов r-го выхода первого блока формирования кратных подключена к четвертому информационному вхо- 40 ду r-ro блока суммирования,. третий информационный вход первого блока суммирования подключен к входу логического нуля устройства, M-1 старших разрядов четвертого информационного 45 входа первого блока суммирования подключены к выходам M-1 старших разряiдов регистра корня соответственно, младший разряд четвертого информационного входа первого блока суммиро- 50 вания подключеч к шине Р-ичного числа единицы устройства, выход первого регистра подключен к пятому информационному входу всех блоков суммирования группы и к старшим, начиная с третьего, разрядам первого информационного входа двухканального коммутатора, выход второго регистра подключен к шестому информационному входу всех блоков суммирования и к старшим, начиная с третьего, разрядам второго информационного входа двухканального коммутатора, выход корректирующей единицы блока коррекции подключен к седьмым информационным входам всех блоков суммирования и к младшему разряду второго информационному входа двухканального коммутатора, первый выход двухканального коммутатора подключен к информационному входу первого регистра, второй выход двухканального коммутатора подключен к информационному входу второго регистра, первый выход 1-го блока суммирования группы (1 = 1,..., P-1) подключен к (21+1)-му информационному входу двухканального коммутатора, второй выход 1-го блока суммирования подключен к (21+2)-му информационному входу двухканального комЭ мутатора, вход регистра корня соединен с выходом шифратора цифр корня, установочный вход второго регистра соединен с входом установки в "0" устройства, о т л и ч а ю щ е е. с я тем, что, с целью расширения класса решаемых задач за счет вычисления квадратного корня из чисел с произвольными основаниями, в устройство введены дешифратор основания, блок образования цифр корня, вычитатель единицы, блок ограничения разрядности и второй блок формирования кратных, причем вход дешифратора основания соединен с входом кода основания, соединенного с входом основания блока поразрядного дополнения, входом вычитателя единицы и входом блока ограничения разрядности, выходы разрядов вычитателя единицы соединены с установочными входами соответствующих разрядов первого регистра, выход блока ограничения разрядности соединен с входами ограничения разрядности всех блоков суммирования группы, 1-й выход второго блока формирования кратных соединен с входами поправок

1-ro блока суж ирования, выход дешифратора QcHOEGHHH соединен с входами выбора основания всех блоков суммирования группы, входом второго блока формирования кратных и входом блокировки блока определения цифр корня, выход которого соединен с входом шифратора цифр корня и с управляющим входом двухканального коммутатора, выходы переносов блоков суммирования

1363204 группы соединены с соответствующими входами переносов блока образования цифр корня, причем блок образования цифр корня содержит Р-1 элементов И цифр корня, P-2 элементов ИЛИ включения и P-2 элементов ИЛИ-НЕ запрета, первый вход переноса блока и выходы элементов И цифр корня с первого по (Р-1)-й соединены с выходами со- 10 ответственно с нулевого по (Р-1)-й блока определения цифр корня, первый инверсный вход первого элемента И цифр корня соединен с первым входом переноса блока, первый инверсный вход 15 (i+1)-го элемента И цифр корня (i

1,...,Р-2) соединен с вторым входом

i-го элемента И цифр корня и с выходом i-го элемента ИЛИ включения, тре° тьи входы элементов И цифр корня с 20 второго по (P-1)-й соединены соответственно с выходами элементов ИЛИ-НЕ запрета с второго по (Р-1)-й, первые входы элементов ИЛИ включения соединены с входами переноса со второго по(Р-1)-й блока определения цифр корня, первые входы элементов ИЛИ-НЕ запрета с второго по (Р-1)-й и второй вход первого элемента ИЛИ включения объединены и являются входом блоки- З0 ровки блока определения цифр корня с основанием два, вторые входы элементов ИЛИ-НЕ запрета с третьего по (P-1)-й и второй вход второго элемента ИЛИ включения объединены и являются входом блокировки блока определения цифр корня с основанием три, i-e входы элементов ИЛИ-НЕ запрета с (i+1)-ro по (Р-3)-й и второй вход

i-ro элемента ИЛИ включения объеди- 40 иены и являются входом блокировки блока определения цифр корня с основанием i+1 (P-2)-й вход (Р-2)-го элемента ИЛИ-НЕ запрета является входом блокировки блока определения 45 цифр корня с номером P-1, при эт ом каждый блок суммирования содержит узел формирования опережающего переноса и M+3 разряда, причем в каждом разряде перестраивают одноразрядный g0 многовходовой Р-ичный сумматор, узел предварительного формирования сигналов переноса и разрешения, группу элементов ИЛИ образования переноса, группу элементов И образования перенос, группу элементов ИЛИ образования разрешений, группу элементов И образования разрешений, многовходовой элемент ИЛИ образования переноса, многовходовой элемент ИЛ11 образования разрешений, первые входы перестраиваемых одноразрядных многовходовых P-ичных сумматоров первого и второго разрядов являются соответственно первым и вторым информационными входами блбка суммирования, первые входы перестраиваемых одноразрядных многовходовых Р-ичных сумматоров с третьего по (M+3)-й разрядов являются пятым информационкым входом блока суммирования, вторые входы перестраиваемых одноразрядных многовходовых

Р-ичкых сумматоров с третьего по (М+3)-й разрядов являются шестым информационным входом блока суммирования, второй вход перестраиваемого одноразрядного многовходового P-ичного сумматора первого разряда является седьмым информационным входом блока суммирования, третий и четвертый входы перестраиваемых одноразрядных многовходовых Р-ичных сумматоров с второго по (M+3)-й разрядов и третий вход сумматора второго разряда являются третьим входом блока суммирования, пятый и шестой входы перестраиваемых одноразрядных многовходовых Р-ичных сумматоров с третьего по (М+3)-й разрядов и пятый вход сумматора второго разряда являются четвертым входом блока суммирования, пятый и шестой входы первого разряда и второй и шестой входы второго разряда перестраиваемых одноразрядных многовходовых Р-ичных сумматоров подключены к входу логического нуля, входы выбора основания всех перестраиваемых одноразрядных многовходовых

P-ичных сумматоров объединены и являются входом выбора основания блока суммирования, входы поправок перестраиваемых одноразрядных многовходовых P-ичных сумматоров объединены и являются входом поправок блока. суммирования, входы ограничения разрядности перестраиваемых одноразрядных многовходовых, P-ичных сумматоров объединены и являются входами ограничения разрядности блока суммирования, выход поразрядной суммы К-го разряда (К = З,...,И+3) и выходы переносов (K-1)-го и (К-2)-го разрядов перестраиваемых одноразрядных многовходовых

P-ичных сумматоров подключены к входам соответственно суммы и переносов

I(-го узла предварительного формирования сигналов переноса и разрешения, 20

6320ч

15

19 1З выходы сигналов переносов и разрешений которого подключены к соответствующим входам элементов ИЛИ образования переносов и элементов ИЛИ образования разрешений К-го разряда, выходы элементов ИЛИ образования переносов соединены с первыми входами соответствующих элементов И образования переносов, выходы элементов ИЛИ образования разрешений соединены с первыми входами соответствующих элементов

И образования разрешений, вторые входы соответствующих элементов И образования переносов и элементов И образования разрешений i-го разряда объединены попарно и соединены с соответствующими разрядами входа выбора основания блока суммирования, выходы элементов И образования переноса соединены с соответствующими входами многовходового элемента ИЛИ образования переноса, выходы элементов И образования разрешения соединены с входами многовходового элемента ИЛИ образования разрешения, выходы многовходовых элементов ИЛИ образования переносов и многовходовых элементов ИЛИ образования разрешений всех разрядов соединены с входами соответствующего разряда узла образования опережающего переноса, выход которого является выходом огережающего переноса блока суммирования, входы выбора основания всех узлов предварительного формирования сигналов переноса и разрешения соединены с соответствующими разрядами входа выбора основания блока суммирования, имеющими соответственно основания два, три и четыре, выход переносов узла предварительного формирования сигналов переноса и разрешения К-ro разряда соединен с входом переноса узла предварительного формирования сигналов переноса и разрешения (К+1)го разряда, первые и вторые выходы всех узлов предварительного формирования сигналов переноса и разрешения являются соответственно первым и вторым выходами блока суммирования, узел предварительного формирования сигналов переноса и разрешения содержит элемент ИЛИ выбора, сумматор по основаниям два, три и четыре, коммутатор и схему формирования сигнала переноса, первый и второй информационные входы коммутатора объединены в соответствующих разрядах

55 с первым и вторым входами сумматора по основаниям два, три и четыре и являются первым и вторым входами узла предварительного формирования сигналов переноса и разрешения, третьим входом которого является третий вход сумматор по основаниям два, три и четыре, выход поразрядной суммы которого соединен с третьим информационным входом коммутатора, выход переноса сумматора по основаниям два, три и четыре является выходом переноса узла предварительного формирования сигналов переноса и разрешения, 1 входом переноса которого является четвертый информационный вход коммутатора, первый и второй выходы коммутатора соединены с входами схемы формирования сигнала переноса и являются первым и вторым выходами узла предварительного формирования сигналов переноса и разрешения, выходами сигналов переноса и разрешения которого являются выходы схемы формирования сигнала переноса, управляющий вход коммутатора соединен с выходом элемента ИЛИ выбора, входы которого соединены с соответствующими входами выбора основания сумматора по основаниям два, три и четыре и являются входами выбора основания узла предварительного формирования сигналов переноса и разрешения, причем перестраиваемый одноразрядный многовходо-, вой Р-ичный сумматор содержит двоичный сумматор нескольких чисел, узел образования сигналов граничных интервалов, шифратор переносов, группу элементов И и группу элементов ИЛИ граничных интервалов, группу двоичных сумматоров поправок и коммутатор поразрядной суммы, входы двоичного сумматора нескольких чисел являются входами перестраиваемого одноразрядного многовходового Р-ичного сумматора, выходы поразрядной суммы двоичного сумматора нескольких чисел соединены с первым информационным входом коммутатора поправок, с входами первой группы узла образования сигналов граничных интервалов и с первыми входами соответствующих сумматоров поправок группы, вторые входы которых являются соответствующими входами поправок перестраиваемого одноразрядного многовходового P-ичного сумматора, выходы сумматоров поправок соединены с соответствующими разрядами

Таблица 1 авка прав

45) 16 (45) ПО(10) 0000 (О) По(13) ОООО (О) 9 О О О

10 О О О

1 О О 1

1 О 1 О

П1(10) 0110 (-10) 12 О О О

13 О О О

1 1 О О

1 1 О 1

П1(13) 0011 (-!з) 19 О О 1

20 О О 1

О О 1 1 о о о пг(!о) )100 (-20) ° ° °

25 О О 1

26 О О 1

1 О О 1

1 О 1 О пг(!з) о!10 (-26) 1 0 1

1 1 1 О

29 О О 1

30 О О 1

ПЗ(10) 0010 (-30) пз(1з) !оо! (-39) 21 13632 второго информационного входа коммутатора поразрядной суммы, начиная со второго, выход и вход блокировки которого соединены соответственно с

5 выходом поразрядной суьяы и входом ограничения разрядности, перестраиваемого одноразрядного многовходового

P-ичного сумматора, выходы переносов двоичного сумматора нескольких чисел соединены с второй группой входов узла образования сигналов граничных интервалов„ выходы которого соединены соответственно с первыми входами элементов И соответствующего граничного интервала, вторые входы которых явl О О О О О О О

38 О 1 О. О 1 1 О

39 О 1 О О 1 1 1

04 22 ляются входами выбора основания перестраиваемого одноразрядного многовходового P-ичного сумматора, выходы элементов И одного граничного интервала соединены с входами элемента ИЛИ соответствующего граничного интерва-, ла, выходы которых подключены к управляющему входу коммутатора поразрядных сумм и к первому входу шифратора переносов, второй вход и выход которого соединены соответственно с входом выбора основания и выходом переносов перестраиваемого одноразрядного многовходового Р-ичного сумматора.

1363204

Продолжение табл.1

1 О 0 О П4(10) 1000 (-40) П5(10) 1110 (-50) П4!(13) 1100 (-52) 59 0 1 1

60 О 1 1

1 О 1 1

1 1 О 0

64 1 0 О

65 1 0 О

О О 0 О

О 0 О 1

П5(13), 1111 (-65) 72 1 О О

1 О 0 О

77 1 О 0

1 1 0 1

Таблица 2

Р=4

Сумма

Сумма

0 О 00 00 ПО(4) О 00 00 ПО(3) О 00 00 ПО(2) 0 00 01

О 00 10

0 00 01

0 01 00 П1(2) 0 О! 00 П!(3) 0 01 01

1 00 00 П2(2)

1 00 01

4 0 01 00 П1(4) 0 01 01

0 01 10

5 0 01 Ol

40 0 1 О

° ° °

49 О 1 1

50 0 1 1

51 0 I 1

52 О 1 !

1 0 00 01

2 О 00 1О

3 0 00 11

О 0 О 1

0 0 1 О

0 0 1 1

0 1 0 0

1363204

Продолжение табл.2

8 О 10 00 П2(4) О 10 10

11 О 10 11

12 О )1 00 ПЗ(4) 1 01 00 П4(3) O) 10, 15 О 11 11

6 О 01 )О

7 О О) 11

9 О 10 01

10 О 10 10

13 О l!

14 О 11

16 ) 00 00 П4(4)

)7 1 00 01

18 1 00 10

О 10 00 П2(3) 1 01 00 ПЗ(2)

0 10 01

1 00 00 ПЗ(3)

) 00 01

1 00 10

1363204

1363204! 363204

1363204

Составитель А. Зорин

Редактор А. Долинич Техред Л.Кравчук Корректор И. Муска

Заказ 6363/40

Тираж 671 Подписно е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r Ужгород, ул. Проектная, 4