Устройство для контроля кодовых жгутов пзу

 

Изобретение относится к запоминающим устройствам, в частности к техническим средствам их контроля, и может быть использовано при организации автоматизированного изготовления запоминающих блоков. Цель изобретения - повышение достоверности контроля. Устройство соедржит переключатели 1-3, элементы И 4-7, элементы РШИ 8-10, элемент 11 задержки, инвертор 12, генератор 13, счетный регистр 14, дешифратор 15, узел 16 элементов И, проверяемьй 17 и эталонный 18 кодовые жгуты, узел 19.воспроизведения информации, элемент И 20, регистр 21, блоки 22, 23 и 25 элементов И, блок 24 элементов 2 И- ЙЛИ, блок 26 памяти, элемент 27 памяти , блок 28 элементов задержки, элемент 29 ИЛИ-НЕ, счетчик 30 адресов, генератор 31 тактовых импульсов, ком мутатор 32, блок 33 сравнения. 1 шт. i. $ сл v К tc

СО1ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5g 4 G 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21). 3959064/24-24 (22). 27.09.85 (46) 07.09.87. Бюл. У 33 (72) А.В.Карлов, В.А,Кошель и M.Н.Ондрин (53) 681 327 (088, 8) (56) Авторское свидетельство СССР .11- 514348, кл. С 11 С 29/00, 1974.

Авторское свидетельство СССР

9 1247950, кл. G 11 С 29/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КОДОВЫХ .ЖГУТОВ ПЗУ (57) Изобретение относится к запоминающим устройствам, в частности к техническим средствам их контроля, и может быть использовано при организации автоматизированного изготовле„„ЯЦ„„1336120 А1 ния запоминаюцих блоков. Цель изобретения — повышение достоверности контроля, Устройство соедржит переключатели 1-3, элементы И 4-7, элементы ИЛИ 8-10, элемент 11 задержки, инвертор 12, генератор 13., счетный регистр 14, дешифратор 15, узел 16 элементов И, проверяемьпЪ 17 и эталонный 18 кодовые жгуты, узел 19 воспроизведения информации, элемент И

20, регистр 21, блоки 22, 23 и 25 элементов И, блок 24 элементов 2 ИИЛИ, блок 26 памяти, элемент 27 памяти, блок 28 элементов задержки, элемент 29 ИЛИ-HE счетчик 30 адресов, генератор 31 тактовых импульсов, ком- . Я мутатор 32, блок 33 сравнения, 1 ил.

13361

Изобретение относится к запоминающим устройствам, в частности к т ехническим средствам их контроля, и может быть использовано при организа-, 5 ции автоматизированного из го то вления запоминающих блоков .

Цель изобретения — повышение достоверности контроля устройства, На чертеже изображена структурная

;.схема предлагаемого устройства, Устройство содержит переключатели

1-,3, элементы И 4-7, элементы ИЛИ

8-10, элемент 11 задержки, инвертор

12, генератор 13, счетный регистр 14, 15 дешифратор .15, узел 16 элементов И, проверяемый 17 и эталонный 18 кодо вые жгуты, узел 19 воспроизведения информации; элемент И 20, регистр 21, блоки 22 и 23 элементов И, блок 24 2п элементов 2 И-ИЛИ„ блок 25 элементов

И, блок 26 памяти, элемент 27 памяти, блок 28 элементов задержки, элемент

ИЛИ-НЕ 29,.счетчик 30 адресов, генератор 31 тактовых импульсов, коммута- 25 тор 32 и блок 33 сравнения.

Устройство для контроля кодовых жгутов ПЗУ работает следующим образом, Кнопкой переключателя 1 устанавливают схему устройства в исходное 30 состояние, а кнопкой переключателя 3 запускают генератор 13, импульсы с выхода которого через элемент И узла

16, соответствующий адресу информационного провода жгутов 17 и 18, опра 35 шивается информация. Если одноименные провода жгутов 17 и 18 расположены с одной стороны индуктивных датчиков в каждом разряде узла 19, то на всех входах элемента 20 присутст- 4р вуют сигналы единичного уровня, что свидетельствует о правильности прошивки данного провода. Элементом 5 .по сигналу элемента 11 через элемент 8 в счетчике 30 устанавливается адрес 45 следующего проверяемого провода.

При несоответствии прошивки провода в жгуте 17 жгуту 18 соответствующий неправильно прошитому разряду индуктивный датчик узла 19 запрещает SO совпадение в элементе 20, и элемент

6 по сигналу элемента 11 вырабатывает сигнал ошибки, останавливающий через элемент 9 генератор 13 и устанавливающий через элемент 10 элемент 27 в единичное состояние. В блок 26 записывается адрес регистра 14 совмест— но с признаком ошибки в прошивке, по ступающим с элемента 6, после чего

20 2 сигналом с блока 28 адрес. блока 26 увеличивается на единицу, подготавливая устройство к записи очередного адреса останова по конкретной причине.

Этим же сигналом элемент 27 устанавливается в исходное состояние. Далее блоком 28 через элемент 8 в регистр

14 записываешься "1", а через элемент

4 запускается генератор 13. Контроль продолжается.

В устройстве предусмотрен контроль полноты проверок, обеспечиваемый схемой, состоящей из регистра 21, блоков 22-25 и элементов 29 и 7. При несоответствии шага перебора адресов в регистре 14 единице на всех входах элемента 29 присутствуют сигналы нулевого уровня, вырабатываемые элементами И блока 25 по.соотношению признаков "Больше", "Меньше".и "Равно".

Сигнал же единичного уровня вырабатывается одним из элементов И блока

25 при правильном шаге чередования адресов за счет обязательности условия, что при смене "0" на "1" в данном разряде адреса старшие от него разряды обязательно будут равными, а младшие разряды изменят свое состояние из "1" в "0". Подбирая такое сочетание разрядов с выходов (по одному) блоков 22-24 для каждого элемента И блока 25 добиваются контроля всех комбинаций адресов всего лишь количеством элементов И, равным количеству разрядов адреса, При сбое в адресовании элементами 7 и,10 в триггер записывается "1", записывающая в блок 26 адрес регистра 14 вместе с признаком данной ошибки, поступающим с элемента 7 на информационный вход блока 26, Останов генератора 1.3 с последующим запуском его после записи "1" в регистр 14 осуществляется аналогично предыдущему случаю для ошибки в прошивке.

Формула и з о б р е т ения

Устройство для контроля кодовых жгутов ПЗУ, содержащее счетчик адресов, информационные выходы первой группы которого подключены к соответствую— щим входам эталонного и проверяемого кодовых жгутов, выходы которых соединены соответственно с входами первой и второй групп блока сравнения, коммутатор, информационный вход которого соединен с выходом блока

6120

Составитель IO.Êîòèêîâ

Редактор А.Козориз Техред И.Попович Корректор А.0бручар

Заказ 4051/50 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 з 133 сравнения, управляющий вход — с выходом генератора тактовых импульсов, выход сигнала правильной прошивкикоммутатора — с первым информационным входом счетчика адресов, а выход сигнала неправильнбй прошивки коммутатора - с первым входом останова генератора тактовых импульсов, вто.рой вход останова которого подключен к одному из информационных выходов второй группы счетчика адресов, а выход — к входу синхронизации счетчикаадресов, отличающее ся тем, что, с целью повышения достоверности контроля устройства, в него введены регистр, три блока элементов

И, блок элементов 2 И-ИЛИ, элемент

ИЛИ-НЕ, элемент И, элемент ИЛИ, эле.мент памяти и блок элементов задержки, причем входы первых групп первого и второго блоков элементов И и блока элементов 2 И-ИЛИ соединены с соответствующими выходами регистра, входы вторых групп — с соответствующими выходами второй группы счетчика адресов, а выходы подключены к входам соответственно первой, второй и третей групп третьего блока элементов И, выходы которого соединены с соответствующими входами элемента

ИЛИ-НЕ, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом генера1 тора тактовых импульсов, а выходс первым входом элемента ИЛИ и с первым информационным входом блока памяти, второй информационный вход

5 которого соединен с выходом сигнала неправильной прошивки коммутатора, подключенным к второму входу элемента

ИЛИ, выход которого соединен с инфор1р мационным входом элемента памяти, входом блока элементов задержки и третьим входом останова генератора тактовых импульсов, информационные вхо-: ды групп регистра и блока памяти под)5 ключены к соответствующим выходам второй группы счетчика адресов, выход сигнала сброса счетчика адресов соединен с установочным входом блока памяти и первым установочным входом

20 элемента памяти, второй установочный вход которого лодключен к первому выходу элемента задержки, соединенному с адресным входом блока памяти, разрешающий вход которого подключен к

25 выходу элемента памяти, второй выход блока элементов задержки соединен с вторым информационным входом счетчика

-адресов, а третий выход — с входом запуска генератора тактовых импуль-.

З0 сов, входы сигнала сброса и синхронизации регистра подключены к соответствующим выходам счетчика адресов и коммутатора соответственно.