Суммирующее устройство

 

Изобретение относится к области вычислительной техники и может быть использовано в высокопроизводительных устройствах для обработки множества чисел. Целью изобретения является сокращение аппаратурных затрат . Устройство реализует алгоритм последовательного по разрядам и параллельного по числам сложения путем подсчета кода числа единиц в разрядных срезах слагаемых и последующего суммирования этих кодов со сдвигом . По сравнению с устройством-прототипом , где при увеличении количества суммируемых чисел необходимо введение новых узлов, в данном устройстве увеличивается лишь разрядность имеющихся узлов. Цель достигается введением в состав устройства двух комбинационных сумматоров, накопительного регистра и регистра сдвига, а также новых связей. 2 ил., 1 табл. lO (Л

СОЮЗ ССНЕТСНИХ

СОЫИАЛИСТИЧЕСНИХ

И.:СПУБЛИН (19) (И) (51)4 G 06 F 7 50

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4257060/24-24 (22) 20.04.87 (46) 15.01.89. Бюл. Ф 2 (71) Дагестанский политехнический институт (72) Е.И. Артамонов, Ш.-M.À.Èñìàèëîâ, Ф.Н. Бондин и И.А. Айдемиров (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

1062689, кл. G 06 F 7/50, 1982.

Авторское свидетельство СССР к.- 1200281, кл. С 06 F 7/50, 1984. (54) СУМИИРУ10ЩЕЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано в высокопроизводительных устройствах для обработки множества чисел. Целью изобретения является сокращение аппаратурных затрат. Устройство реализует алгоритм последовательного по разрядам и параллельного по числам сложения путем подсчета кода числа единиц в разрядных срезах слагаемых и последующего суммирования этих кодов со сдвигом. По сравнению с устройством-прототипом, где при увеличении количества суммируемых чисел необходимо введение новых узлов, в данном устройстве увеличивается лишь разрядность имеющихся узлов. Цель достигается введением в состав устройства двух комбинационных сумматоров, на- с

Ю копительного регистра и регистра сдвига, а также новых связей. 2 ил.„

1 табл.

° °

1451681

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных устройствах для обработки множества чисел.

Цель изобретения — сокращение аппаратурных затрат.

На фиг. 1 представлена структурная схема суммирующего устройства для случая суммирования двенадцати чисел; на фиг. 2 — временные диаграммы подачи импульсов синхронизац ии.

Суммирующее устройство содержит 15 входные регистры 1, блоки 2 и 3 преобразования кода числа в двоичный код количества единиц, регистр 4 результата, промежуточные регистры

5 сдвига, блок 6 преобразования кода 2Р числа в двоичный код количества единиц, комбинационный сумматор 7, регистр 8 сдвига, комбинационный сумматор 9, накопительный регистр 10, а также входы 11 и 12 синхронизации 25 и вход 13 сброса.

Устройство работает следующим образом.

Слагаемые помещаются во входные регистры 1. Регистры 8 и 10 сбрасы- 3р ваются. При этом на вход блоков 2 подаются младшие биты слагаемых. Блоки 2 образуют на своих выходах сумму битов, поданных на их входы. Младшие биты этих сумм подаются на блок 3 совместно с младшим битом с выхода регистра 10.

На выходе младшего разряда блока

3 образуется младший бит суммы всех входных чисел. Разряды переноса с 40 выходов старших разрядов блоков 2 и

3 записываются в промежуточные регистры 5 по срезу импульса на входе 11.

Число выходов q блоков 2,3 и 6 можно определить по формуле 45

= 1о К )+1, где К вЂ” число входов блока 2(3,6).

Следовательно, число разрядов промежуточных регистров 5 сдвига

=klog К) где (logK.

На вход блока 6 подаются младшие

55 биты с выходов регистров 5. На. выходе образуется сумма битов переносов, которая подается на один вход комбинационного сумматора 7. Число входов комбинационного сумматора 7 равно числу выходов q блока 6.

По фронту импульса на входе 12 происходит запись в регистр 8 и сдвиг вправо в промежуточных регистрах 5 °

По срезу и пульса на входе 12 происходит сдвиг вправо в регистре 8. Освободившийся разряд заполняется нулем.

На выходе блока 6 образуется сумма очередных битов переноса, которая по следующему фронту импульса на входе 12 суммируется в регистре 8 с соответствующими разрядами суммы переносов. После фронта и-го импульса на входе 12 в регистре 8 образуется сумма переносов данного разрядного среза входных двоичных чисел.

Разрядность регистра 8 где и — число выходов блока 6; и — разрядность регистров 5.

Далее по фронту импульса на входе

11 происходит:

1. сдвиг вправо во входных регистрах 1, при этом на входы блоков 2 подается очередной разрядньй срез входных чисел;

2. сдвиг вправо в регистре 4 результата, при этом во входной регистр заносится очередной бит суммы входных чисел;

3.. суммирование в накопительном регистре 10.

Накопительный регистр 10 соединен с входом комбинационного сумматора 9 со сдвигом вправо на один разряд, что позволяет использовать регистр 10,без сдвигового регистра.

Разрядность комбинационного сумматора 9 равна разрядности S регистра 8.

Разрядность регистра 10 равна S+1.

По срезу импульса на входе 11 происходит запись в промежуточные регистры 5. С приходом импульса на вход

13 обнуляется регистр 8, Далее после очередных и импульсов на входе 12 в регистре 8 будет находиться перенос в старшие разряды очередного разрядного среза входных чисел, а на входе регистра 4 - очередной бит суммы входных чисел.

С приходом очередного импульса на, вход 11 в регистре 10 будет находиться перенос в старшие разряды суммы входных чисел, а в регистр 4 занесется очередной бит суммы.

1451681

После фронта m-ro импульса на входе 11 в регистре 4 будет находиться сумма входных чисел.

Таким образом, на вход 11 нужно подать m+1 импульсов, где m — разрядность слагаемых., На вход 12 необходимо подавать по и импульсов между каждыми двумя импульсами на входе 11.

На вход 13 необходимо подать m импульсов после каждого среза импульса на входе 11.

Пример. Необходимо сложить

12 трехразрядных двоичных чисел.

Слагаемые загружаются в регистры !5

1 в соответствии с таблицей.

Код на выходе

001 код 0011, Номер блока Код на входе

0101

1001

0010 блока 3 будет код 010.

2.1

2.2

2.3

На входе на выходе

По срезу первого импульса на входе

11 происходит запись в регистры 5.

По срезу нулевого импульса на входе 11 происходит запись в регистры 5:

Номер регистра Код 20

5.1 00

5.2 01

5,3 01

5.4 01

На входе блока 6 появляется код 25

0111, на его выходе — код 011.

По фронту первого импульса на входе 12 происходит суммирование в регистре 8. В нем будет код 00110.

Также происходит сдвиг в регистрах дб

5. На входе блока 6 появляется код

0000, на выходе — код 000.

По срезу первого импульса на входе

12 происходит сдвиг информации в регистре 8. В нем будет код 00011. По

35 фронту второго импульса на входе 12 .происходит суммирование в регистре 8.

В нем будет код 00011.

По фронту первого импульса на входе 11 происходит: 40

1. сдвиг вправо в регистре 4, в нем будет 1 х х х х х х, где х — неопределенный символ;

2. суммирование в регистре 10, в нем будет код 000011, 45

3. сдвиг в регистрах 1.

На входах и, соответственно, на выходах блоков 2:

Код

Номер регистра

5.1 01

5.2 . 01

5.3 01

5.4 00

На входе блока 6 — код 1110, на выходе — код 011, После третьего импульса на входе

12 происходит запись и сдвиг в регистре 8. В нем будет код 00011, На входе блока 6 будет код 0000, на выходе -„ код 000. По фронту четвертого импульса на входе 12 в регистре о происходит суммирование, в нем будет 00011, который подается на первый вход сумматора 9, на второй вход подается код 00001. На его выходе— код 000100.

По фронту второго импульса на входе 11 происходит:

1. сдвиг информации в регистре 4, в нем будет 01 х х х х х;

2. запись в регистр 10 кода 000100;

3. сдвиг в регистрах !.

На входах и выходах блоков 2:

Номер блока Код на Код на входе выходе

2,1 1001 010

2.2 1010 010

2.3 1100 010

На входе регистра 4 будет код

0000, на выходе — код 000.

Продолжая таким образом, после седьмого импульса на входе 11 получим в регистре 4 результата сумму входных слагаемых, т.е. 0101001>. формула изобретения

Суммирующее устройство, содержащее входные регистры по числу слагаемых, блоки преобразования кода числа в двоичный код количества единиц, промежуточные регистры сдвига, первый и второй дополнительные блоки преобразования кода числа в двоичный код количества единиц, регистр результата, причем входные регистры объединены в 1 групп, выходы младших разрядов входных регистров каждой группы соединены с входами соответствующего блока преобразования кода числа в двоичный код количества единиц, выходы старших разрядов которого соединены с входами соответствующего промежуточного регистра сдви1451

Номер регистра

Число

Число

Номер регистра

0000101

0000011

0000001

1.7

0000101

0000001

0000111

0000001

1.8

1.2

1.9

1.4

1.10

1.5

1 ° 6

1.12 га, выходы младших разрядов промежу-, точных регистров сдвига соединены с соответствующими входами первого дополнительного блока преобразования кода числа в двоичный код коли5 чества единиц, выходы старших разрядов второго дополнительного блока преобразования кода числа в двоичный код количества единиц соединены с входами (1+1)-го промежуточного регистра сдвига, а выход младшего раз" ряда соединен с входом младшего разряда регистра результата, входы сдвига входных регистров, регистра резуль- 15 тата и входы записи промежуточных регистров сдвига соединены с первым входом синхронизации устройства, о тл и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит два комбинационных сумматора, накопительный регистр и регистр сдвига, причем выход первого дополнительного блока преобразования кода числа в двоичный код 25 количества единиц соединен с первым входом первого комбинационного сумматора, второй вход которого соединен с разрядами,с и-го по (q+n-1) -й, где и — разрядность промежуточных регист- ЗО ров сдвига; q — число разрядов выхода первого дополнительного блока

681 в преобразования кода числа в двоичный код количества единиц, выхода регистра сдвига, выход первого комбинационного сумматора соединен с входом регистра сдвига, все разряды выхода регистра сдвига соединены с первым входом второго комбинационного сумматора, второй вход которого соединен с выходом старших разрядов накопительного регистра, младший разряд которого, соединен с первым входом второго дополнительного блока преобразования кода числа в двоичный код количества единиц, остальные входы которого соединены с выходами младшего разряда блоков преобразования кода числа в двоичный код количества единиц, вход записи накопительного регистра соединен с первым входом синхронизации устройства, вход управления записью и сдвигом регистра сдвига и вход сдвига промежуточных ре гист ров сдвига с оедине ны с вторым входом синхронизации устройства, выход младшего разряда (1+1) -ro промежуточного регистра сдвига соединен с (1+1)-м входом первого блока преобразования кода числа в двоичный код количества единиц, вход сброса регистра сдвига подключен к входу сброса устройства.

1451681

17 72 Q

1451681 1

Ю >

Составитель А. Степанов

Техред А.Кравчук Корректор Л. Патай

Редактор А. Огар

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4

Заказ 7080/46 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 в