Устройство для контроля блоков оперативной памяти

 

3 ков 7 и 8 подключены к выходу блока 1, Второй вход блока 8 соединен с одним из выходов блока 2, а выход — со вторым входом блока 7 и одним из выходов регистра числа 5, который выполнен в виде реверсивного двоичного счетчика. Выход блока 7 подключен к одному из входов блока 6.

Входы и выходы устройства подключаются к контролируемому блоку 9 оперативной памяти.

Устройство работает следующим образом.

По сигналу, поступающему с блока управления 2, осуществляется установка в исходное состояние всех блоков устройства.

По следующему сигналу, поступающему с блока управления 2, производится запись в начальный адрес информации, поступающей из регистра числа 5. Так как для разрядной части блока памяти используются выходы

«О» и «1» каждого разряда регистра числа

5, в контролируемый блок памяти запишется информация вида 000... 000111...111. После записи информации по сигналу, поступающему с блока управления 2, производится считывание информации из блока 9 и сравнение ее в блоке 3 с информацией, хранящейся в регистре числа 5. В случае несравнения информации, с блока 3 поступает сигнал па блок 6 «пуска-останова» и производится останов устройства. В случае сравнения информации блок 6 пуска-останова вырабатывает сигнал «Пуск», по которому по сигналам с блока управления 2 регистр адреса 4 и регистр числа 5 изменяют свое состояние на «+1», после чего произведется запись в следующий адрес информации вида 100...000011...111. После записи информации в прямом двоичном коде по всем адресам блока 9 (первый цикл), с блока 1 поступит сигнал на блок 8, и по сигналу с блока управления 2 блок 8 переключит регистр числа 5 на вычитание, при этом регистр адреса 4 установится в исходное состояние, а изменений в регистре числа 5 не произойдет. Таким образом в начальном адресе будет записана информация вида 111...111000...000 и далее продолжится запись информации в блок 9 в обратном дв6ичном коде (второй цикл) . В результате сочетание единиц и нулей в ячейках блока 9 поменяется.

622176

По достижении конечного адреса во втором цикле с блока 1 и блока 8 поступят сигналы в блок 7, на выходе которого выработается сигнал, по которому блок 6 пуска-останова произведет останов устройства.

Описанное устройство экономичнее и проще в реализации по сравнению с прототипом, так как отсутствует счетчик циклов и схема сравнения циклов, при этом разрядность регистра числа в описанном устройстве в два раза меньше, так как используются выходы «О» и «1» каждого разряда триггеров регистра, которые с учетом взаимовлияния ячеек памяти в блоке 9 распределяются по разрядной части блока 9. Проверка блока 9 осуществляется за два цикла.

Формула изобретения

Устройство для контроля блоков оперативной памяти, содержащее блок контроля адреса, входы которого подключены к одним выходам устройства и выходам ре25 гистра адреса, блок сравнения, одни входы которого соединены с выходами регистра числа и другими выходами устройства, другие входы — со входами устройства, а выход — с первым входом блока пуска-ос30 танова, и блок управления, о т л и ч а ющ е е с я тем, что, с целью упрощения и повышения быстродействия устройства, оно содержит блок формирования сигнала «конец контроля» и блок формирования сигна35 ла «реверс», первые входы которых подключены к выходу блока контроля адреса, второй вход блока формирования сигнала

«реверс» соединен с одним из выходов блока управления, а выход — со вторым вхо40 дом блока формирования сигнала «конец контроля» и одним из входов регистра числа, который выполнен в виде реверсивного двоичного счетчика, выход блока формирования сигнала «конец контроля» подклю45 чеп ко второму входу блока пуска-останова.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 413530, кл. G 11С 29/00, 1972.

50 2. Авторское свидетельство СССР № 407398, кл. G 11С 29/00, 1972.