Дешифратор на мдп-транзисторах

 

Изобретение относится к вычислител 1ной технике и может быть исnj « 2J пользовано в составе запоминающего устройства. Цель изобретения - снижение потребляемой мощности. Поставленная цель достигается тем, что в дешифратор дополнительно введены группы ключевых транзисторов 30, 31, адресные транзисторы 26-29, разрешающий транзистор 36, транзисторы обнуления 37 с соответствующими связями. При этом в два раза уменьшается количество ячеек дешифратора. Кроме того, транзистор 36 обеспечивает работу дешифратора в микрорежиме. В результате достигается снижение потребляемой мощности. 2 ил. а ЗГ (Л . t 2( со ю СП ел ел 00 иг-z) 3( )t4n}ln гл Фиг.} гпв

СОЮЗ COBETCHHX

СО1.1ИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„su„„ is ssss 11 g G 11 С 8 00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДРЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

f y

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ".:.

Õ3

37 лр

"-з) К АВТОРСКОМV СВИДЕТЕЛЬСТВУ (21) 4037884/24-24 (22) 18.03.86 (46) 23.07.87. Бюл. Р 27 (72) А.M.Копытов, Л.H.Ëèñèöà и С.Г.Иерхалев (53) 681.327.66(088.8) (56) Патент США У 3778782, кл. G 11 С 7/00, опублик. 1973.

Заявка Японии 1(- 38-28676, кл. 6 11 С 11/34, опублик. 1983.

Патент США Р 4099162, кл, G Il С 5/02, опублик. 1978. (54) ДЕШИФРАТОР HA )ЩП-ТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть исS пользовано в составе запоминающего устройства. Цель изобретения — снижение потребляемой мощности. Поставленная цель достигается тем, что в дешифратор дополнительно введены группы ключевых транзисторов 30, 31, адресные транзисторы 26-29, p33ppIDBM щий транзистор 36, транзисторы обнуления 37 с соответствующими связями.

При этом в два раза уменьшается количество ячеек дешифратора. Кроме того, транзистор 36 обеспечивает работу дешифратора в микрорежиме. В результате достигается снижение потребляемой мощности. 2 ил.

1 !32555

Изобретение относится к цифровой

Вычислительной технике и может быть использовано либо в виде самостоятельного устройства, либо в составе запоминающего устройства на МДП-тран5 зисторах в интегральном исполнении для дешифрации входных сигналов.

Целью изобретения является уменьшение потребляемой мощности.

На фиг.l представлена электрическая принципиальная схема дешифратора

На МДП-транзисторах; на фиг.2 - временная диаграмма его работы.

Дешифратор осуществляет дешйфрацию и-разрядного входного двоичного слова, имеет и информациoHHblx BlHH 1,...,1.(п-l), 1. и ф ° ° ° ф °

H и инверсных информационных сигналов, и информационных шин

2.1,.;.,2.(п-l), 2.п и и прямых информационных сигналов по количеству выходов относятся к типу устройств и дешифрации с полным, т.е. равным 2 количеством выходов. Ввходы устройства - 3.1, 3.2,...,3.2". Дешифратор также содержит первую шину 4 возбуждения, вторую шину 5 возбуждения, на которую подается противофаэный сигнал по отношению к шине 4, шину 6 напряжения смещения, управляющий вход 7 разрешения, шину 8 нулевого потенцйала, шину 9 питания.

В состав каждой ячейки устройства входят группа адресных гранзисторов 35

10, первый l.!, второй 12 адресные транзисторы. Стоки транзисторов 10

Объединены и подключены к первой соединительной шине 13, истоки также

Объединены и подключены к второй соединительной шине 14. Истоки транзисторов ll и 12 объединены и подключены к шине 15 разрешения. В состав каждой ячейки входят первый 16 и второй 17 передаточные транзисторы, при- 4 чем сток транзистора 16 соединен с первой управляемой точкой 18, а сток транзистора !7 - с второй управляемой точкой 19 затворы всех передаточных транзисторов объединены и подключены к шине 6, т.е. к выходу источника сигнала смещения, равного (Ucq+ Пт) s, где Uce напряжение источника питания, U — пороговое напряжение ИДП-транзистора Каждая ячейка содержит первый 20 и второй

2l усилительные транзисторы, первый

22 и второй 23 конденсаторы обратной связи. Истоки усилительных транзисто8 2 ров всех ячеек объединены и подключены к шине 4. Затвор усилительного транзистора 20 подключен к первой управляемой точке 18, сток — к третьей управляемой точке 24. Затвор усилительного транзистора 2) подключен к второй управляемой точке 19, стоик четвертой управляемой точке 25. В состав каждой ячейки входят третий

26, четвертый 27, пятый 28, шестой

29 адресные транзисторы, первая 30 и вторая 31 группы ключевых транзисторов. Ключевые транзисторы в группе соединены последовательно. Причем стоки первых транзисторов 32 иэ группы 30 и 33 из группы 31 всех ячеек объединены и подключены к шине 9, т.е. и источнику питания Ucc . В каждой ячейке исток первого ключевого транзистора 34 подключен к первой соедйнительной шине 13, исток второго ключевого транзистора 35 — к второй соединительной шине 14. В устройство входят транзистор 36 разрешения и 2" транзисторов 37 обнуления.

Конструктивно устройство дешифрации выполнено на МДП-транзисторах трех типов. Транзисторы 10-12, 16, 17, 22 и 23 — индуцированного типа, 20, 21, 26-29, 36 — транзисторы с нулевыми порогами, а транзисторы групп

30 и 31 - встроенного типа.

Конденсаторы 22 и 23 конструктивно выполнены в виде бикапов †. тран-зисторов индуцированного типа,- стоки и истоки которых соединены и вместе с подзатворным инверсным слоем обра-" зуют первую обкладку конденсатора, а вторую образует затвор транзистора.

Емкость такого конденсатора управляется напряжением на затворе, чем больше напряжение, тем больше емкость, Дешифратор работает в veeeHHe рабочего цикла, т.е. в течение времени

38 (фиг.2). В начальный момент времени, когда сигнал возбуждения ТК равен логическому нулю, сигнал ТК— логической единице, сигнал разрешения — логической единице, на входы

1 и 2 устройства дешифрации поступает такая комбинация адресных сигналов, в которой прямые адресные сигналы равны логическому нулю, соответственно все инверсные — логической единице.

Выходы устройства 3.1, 3.2,..., 3,2" обнуляются транзисторами 37, на чают выходы устройства к шине нулевого потенциала. При указанных исходных

5 условиях открываются все последовательно соединенные ключевые транзисторы групп 30 и 31 первой ячейки, в остальных ячейках в группах ключевых транзисторов оказываются закрытыми все или хотя бы один транзистор, так

10 как сигналы, поступающие на затворы ключевых транзисторов первой ячейки, равны логической единице, а во всех остальных ячейках хотя бы один сигнал равен логическому нулю. Закрытый даже хотя бы один ключевой транзис— тор в невыбранных ячейках делает высокоимпедансными пути от источника напряжения питания к соединительным шинам.

Открытые ключевые транзисторы в первой ячейке создают проводящий путь от источника напряжения питания к соединительным шинам. Кроме того, при указанных условиях открыт транзистор 36, который коммутирует шину

15 на шину нулевого потенциала, в каждой ячейке открыты передаточные

20 транзисторы 16 и 17, на затворы кото- З0 рых поступает напряжение величиной

U + U и создающие проводящий путь от шины 13 z точке 18 и от шины 14 к точке 19, открыт адресный транзистор

12, который соединяет шину 14 с шиной 15, закрыт адресный транзистор

ll который делает высокоимпенданс35 ный путь от шины 13 к шине 15. В первой ячейке закрыты все адресные тран-зисторы 10, в связи с чем отсутствует проводящий путь от шины 13 к шине

14, а во всех остальных ячейках открыт хотя бы один из и-2 параллельно

40 соединенных адресных транзисторов 10, в связи с чем существует проводящий путь от шины 13 к шине 14.

Открываются адресные транзисторы

26 и 28, создающие проводящий путь от точек 24 и 25 к соответствующим выходам устройства, а поскольку открыты транзисторы 37, точки 24 и 25 с помощью транзисторов 26, 28 и 37 обнуляются. В то же время транзисто45

50 ры 27 и 29 закрыты, они создают высокоимпедансный путь от соответствующих выходов устройства к узлам 24 и

25. В пергой ячейке емкость шины 13 по проводящему пути, созданному встроенными транзисторами цепочки

3 132555 затворы которых пост, пает сигнал логической единицы ТК и которые подклюЯ

30, предзаряжается до напряжения И„, а на емкости шины 14 формируется потенциал логического нуля из-за стекания заряда через открытые транэисторы 12 и 36 на общую шину. Во всех остальных ячейках устройства как на шине 13, так и на шине 14 формируется потенциал логического нуля из-за стекания заряда на шину 8 по проводящему пути, образованному открытым одним или несколькими транзисторами !О, открытыми транзисторами 12 и 36, и наличия высокоимпедансного пути от источника напряжения питания к указанным шинам. Одновременно с зарядом емкости шины 13 в первой ячейке осуществляется заряд емкостей затворов транзисторов 20 и

22 в точке 18 через открытый транзистор 16. На 16 и 17 устройства подается сигнал, равный по величине напряжению U + U

В первой ячейке точка 18 предэаряжается до напряжения U с,,а точка 19 обнуляется через транзистор 17, шину

14,открытые транзисторы 12 и 36 на шину нулевого потенциала. Во всех остальных ячейках точки 18 и 19 обнуляются через транзисторы 16 и 17, шины 13 и 14, проводящий путь от шины 13 и 14 на шину нулевого пбтенциала, существующий в этих ячейках. В резуЛьтате только одна управляемая точка 18 первой ячейки предзаряжена, потенциал ее равен U, потенциалы всех других управляемых точек 18 и

19 устройства равны логическому нулю.

Бикап 22 первой ячейки предзаряжен до напряжения U«, емкость его становится максимально возможной, все остальные бикапы устройства разряжены, емкости их минимальны. Отсюда открыт только один усилительный транзистор 20 в первой ячейке, все остальные усилительные транзисторы устройства закрыты.

Далее процессы в устройстве дешифрации протекают следующим образом.

При поступлении сигнала ТК, равного логической единице, выходы устройства отключаются от шины нулевого потенциала, так как закрываются транзисторы 37, возбуждается выход 3.1, на нем формируется сигнал, равный логической единице в результате заряда емкости выхода 3.1 от источника сигнала ТК через транзисторы 20 и 26.

5 132

Все остальные выходы устройства сохраняют сформированные ранее на них сигналы логического нуля, так как соответствующие им усилительные транзисторы закрыты, благодаря чему отсутствует проводящий путь от источника сигнала ТК к этим выходам. Емкость бикапа 22 ускоряет процесс заряда емкости выхода 3.1 путем перекачки заряда от источника сигнала ТК на затвор усилительного транзистора 20.

На затворе транзистора 20 формируется напряжение, превъппающее величину U,, что позволяет большими токами транзистора 20 быстро с малым фронтом нарастания зарядить емкость выхода 3.1 до напряжения, близкого или равного уровню сигнала ТК, величина которого равна U . Этому же способствует. то, что конструктивно усилительные транзисторы и адресные транзисторы 26-29 выполнены в виде транзисторов с нулевыми порогами. В результате усилительные транзисторы

26-29 работают в крутой области ха.— рактеристик, внося малые задержки: на проводящей цепочке: усилительный транзистор, адресный транзистор исключена потеря напряжения на величину 2Б

Введение в дешифратор транзистора

36 позволяет реализовать новый микромощный режим, при котором мощность, потребляемая устройством от источника питания, близка нулю. Этот режим реализуется следующим образом. На затвор транзистора 36 поступает .сигнал разрешения, равный логическому нулю, транзистор 36 закрывается и источник напряжения питания в устройст ве становится отключенным от шины 8.

Этот режим реализуется в те моменты времени, когда в запоминающем устройстве либо в другом устройстве, системе, где применяется дешифратор, сигналы с его выходов не используются.

К примеру это может быть режим хранения информации в запоминающем устройстве. Реализация такого режима. позволяет значительно сэкономить мощность источника питания.

Как следует из сказанного в рабочем цикле в течение времени 38 (фиг.2) мощность источника питания расходуется в первой ячейке, т.е. в выбранной ячейке, на предзаряд емкостей шины 13 и точки 18 и прямое про5558 текание тока от источника питания к шине 8 по пути: группа транзисторов

31, транзисторы 12 и 36, а в невыбранных ячейках — на прямое протекание тока от источника питания к общей шине следующими путями: высокоимпедансные пути, образуемые группами транзисторов 30 и 31, транзисторы

10, 12 и 36. Мощность, потребляемая

1Î в целом дешифратором в каждом рабочем цикле, равна сумме мощностей, потребляемых всеми ячейками: выбранными и невыбранными. Причем вторая составляющая вносит значительный

15 вклад.

Мощность, потребляемая всеми невыбранными ячейками, равна произведению сомножителей: мощность, потребляемая одной ячейкой на количество этих ячеек. Введение управляемых по затвору ключевых транзисторов позволило значительно минимизировать первый сомножитель, так как эти транзисторы в невыбранных ячейках фактически отключают источник напряжения питания от шины 8, создавая высокоимпедансные пути.

Формула и з обретения

Дешифратор на МДП-транзисторах, содержащий ячейки, каждая из которых состоит из группы адресных транзисторов, первого и второго адресных транзисторов, стоки которых соединены соответственно со стоками и истоками адресных транзисторов группы, затворы адресных транзисторов группы и первого и второго адресных транзисторов подключены к адресно шинам дешифратора, два передаточных транзистора, истоки которых соединены со стоками первого и второго адресных транзисторов соответственно, а затворы подключены к шине напряжения смещения дешифратара, два конденсатора, два усилительных транзистора, затворы которых соединены со стоками nepgp вого и второго передаточных транзисторов соответственно и с первыми обкладками первого и второго конденсаторов соответственно, вторые обкладки которых соединены с истоками

55 усилительных транзисторов и одключены к первой шине возбуждения дешифратора, истоки первого и второго адресных транзисторов подключены к шине разрешения выборки дешифратора, 132

Уиг.2, Составитель С. Королев

Техред А.Кравчук Корректор А.Зимокосов

Редактор Н.Лазаренко

Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 3116/49

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 первый и второй ключевые транзисторы, истоки которых соединены со стоками первого и второго адресных транзисто ров соответственно, а затворы подключены к информационным шинам дешифратора, отличающийся тем, что, с целью снижения потребляемой дешифратором мощности, в него введен транзистор разрешения, исток которого подключен к шине нулевого потенциала дешифратора, сток — к шине разрешения выборки дешифратора, а затвор является управляющим входом дешифратора, в каждую ячейку введены две группы по (п3) ключевых транзисторов, где n — разрядность декодируемой информации, стоки первых ключевых транзисторов групп подключены к шине питайия дешифратора, стоки (i+1)-х ключевых транзисторов групп соединены с истоками i-х ключевых транзисто5558 8 ров групп, а истоки (n-3)-х ключевых транзисторов групп соединены со стокамн первого и второго ключевых транзисторов соответственно, затворы клю5 чевых транзисторов групп подключены к информационным шинам дешифратора, четыре транзистора обнуления, третий и четвертый, пятый и шестой адресйые транзисторы, истоки которых соедине1О ны со стоками первого и второго усилительных транзисторов соответственно, затворы адресных транзисторов с третьего по шестой подключены к информационным шинам дешифратора, а

15 стоки являются выходами дешифратора и соединены со стоками соответствую-. щих транзисторов обнуления, затворы которых подключены к второй шине возбуждения дешифратора, а истоки — к

20 шине нулевого потенциала, дешифратора..