Аналого-цифровая вычислительная система и аналоговая вычислительная машина (ее варианты)

 

Изобретение относится к вычислительной технике и может быть использовано для моделирования в ускоренном и реальном масштабах времени динамических систем. Целью изобретения является упрощение системы. Система содержит ЭВМ5 АВМ, системный распре- i делитель m тактов, мультиплексор, контроллер передачи данных, контроллер прямого доступа к памяти блок распределения запросов прерываний и контроллер прерываний. АВМ по первому варианту содержит элементы И, блоки интегрирования, суммирования, масштабирования , нелинейного преобразования , перемножения, цифроаналогового преобразования, аналого-цифрового преобразования памяти, аналоговые коммутаторы, компараторы, таймер и местный распределитель m тактов. В АВМ по второму варианту по сравнению с первым увеличено чиаю интеграторов и уменьшено число блоков памяти. Цель изобретения достигается за счет реализации режима разделения времени в АВМ. 3 c.ji. ф-лы, 10 з.п.ф-лы, 22 ил. (Л С

СОКИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУЬЛИН д1 (19) (Н) ц)) 4 G î1 J I/ОО

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

/ у,,.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /,::: .

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3629409/24-24 (22) 01.08.83 (46) 23.09 .86.Бюл. У 35 (72) В.Г.Беляков, Г.Г.Володина

:и В.В.Панафидин (53) 681.32(088.8) (56) Петров Г.М., Ушаков В.Б., Шубин Ю.А. Аналого-цифровой вычислительный комплекс третьего поколения

АЦВК-3./Сб. "Вопросы радиоэлектроники", сер. ЭВТ, вып,2, 1976, с.б.

Патент США У 4217672, кл. G Об J 1/00, 1978. (54) АНАЛОГО-ЦИФРОВАЯ ВЫЧИСЛИТЕЛЬНАЯ

СИС ЕЕМА И АНАЛОГОВАЯ ВЫЧИСЛИТЕЛЬНАЯ

МАШИНА (EE ВАРИАНТЫ) (57) Изобретение относится к вычислительной технике и может быть использовано для моделирования в ускоренном и реальном масштабах времени ди.намических систем. Целью изобретения является упрощение системы. Система содержит ЭВМ, АВМ, системный распре- . делитель ш тактов, мультиплексор, контроллер передачи данных, контроллер прямого доступа к памяти, блок распределения запросов прерываний и контроллер прерываний. АВМ по первому варианту содержит элементы И, блоки интегрирования, суммирования, масштабирования, нелинейного преобразования, перемножения, цифроаналогового преобразования, аналого-цифрового преобразования памяти, аналоговые коммутаторы, компараторы, таймер и местный распределитель m тактов. В

АВМ по второму варианту по сравнению с первым увеличено число интеграто ров и уменьшено число блоков памяти.

Цель изобретения достигается за счет реализации режима разделения времени в АВМ. 3 c,ï. ф-лы, 10 з.п.ф-лы, 22 ил.

5 !

О !

20 машин в m раз .

На фиг.! а,б,в приведены структурные схемы АЦВС и вариантов ABM соответственно; на фиг.2 — временная диаграмма работы АВМ в режиме одновременного решения m задач, на фиг.3— диаграмма, поясняющая процесс решения ш задач; на фиг.4 — структурные схемы блока масштабирования и блока памяти, на фиг.5 — структурная схема блока нелинейного преобразования; на фиг.б — структурная схема аналогового коммутатора; на фиг.7 — схема коммутирующей матрицы аналогового коммутатора; на фиг.8 — схема управления аналогового коммутатора и схема блока памяти, на фиг.9 — структурная схема таймера реального времени; на фиг.10 — структурные схемы системного распределителя m тактов и местного распределителя m тактов; на фиг.1 Р— структурные схемы мультиплексора и контроллера передачи данных, на фиг.12 — блок-схема алгоритма решения аналоговой задачи; на фиг.13а,б — структурная схема блока управления вводом-выводом; на фиг.14структурные схемы распределителя прерываний и контроллера прерываний; на фиг.15 — структурная схема контроллера прямого доступа к памяти; на фиг.16 — временная диаграмма работы АЦВС в режиме с разделением времени в ABM при решении аналого-цифровой задачи, использующей -й такт

АВМ; на фиг.!7а,8 — блок-схема алгоритма работы АЦВС в режиме с разделением времени в ABM при решении аналоro-цифровой задачи, использующей i-й такт ABM.

На схемах обозначены цифровая вычислительная машина (ЦВМ) 1 аналого1 вая вычислительная машина (АВМ) 2, мультиплексор 3, контроллер 4 передачи данных, контроллер 5 прямого доступа к памяти, блок 6 распределения . запросов прерываний (распределитель

1 12

Изобретение относится к вычислительной технике и может быть использовано для моделирования в реальном и. ускоренном масштабах времени динамических систем, описываемых дифференциальными уравнениями, решениями задач оптимизации параметров этих систем и их статистического анализа.

Целью изобретения является упрощение системы за счет уменьшения количества аналоговых вычислительных прерываний); контроллер / прерываний, системный распределитель 8 m тактов, блок 9 управления вводом-выводом, блок 10 памяти, видеотерминал !1, периферийные устройства 12; системная шина 13 (фиг.1а), местный распределитель 14 m тактов, шина 15 данных, шина 16 адресов, шина 17 команд запуска, шина 18 управления, шина 19 номера такта, блок 20 компараторов, входы 21 синхроимпульсов исполнения, входы 22 задания данных, входы 23 задания адресов, входы 24 задания команд запуска, вход 25 опорного напряжения,группы элементов И 26-28, блоки 29, — 294 памяти, таймер 30, блоки 31 аналого †цифрово преобразования, блоки 32 цифроаналогового преобразования, блоки 33 масштабирования, блоки 34 нелинейного преобразования, блоки 35 суммирования и перемножения, блоки 36 интегрирования, аналоговые коммутаторы 37, группа элементов ИЛИ 38, группа элементов И

39, блоки 40 цифроаналогового преобразования, блоки 41 аналого-цифрового преобразования (фиг.1б,в), элемент ИЛИ 42, элемент И 43, одноразрядный элемент 44 памяти, дешифратор

45 номера УДАП, элемент И 46, регистр 47, цифроаналоговый преобразователь 48 (фиг.4), дешифратор 49, элемент И 50, одновибраторы 51-55, триггер 56, элемент 57 задержки, группа элементов И 58, элемент KIN 59, узлы 60 и 61 памяти блока нелинейного преобразования, регистры 62 и 63, цифроаналоговые преобразователи 6466, инвертирующий усилитель 67, сумматор 68, триггер 69, генератор 70 тактовых импульсов, элемент И 71, элементы ИЛИ 72 и 73, аналогогибриднокодовый преобразователь 74, элемент 75 задержки, элемент И 76, фор-. мирователь 77 одиночного импульса, элемент ИЛИ 78 (фиг.5), коммутирующая матрица 79 4вх х 4 вых, усилитель-повторитель 80 (фиг.б), элементы НЕ 81-84, элемент И 85, триг50

rep 86, аналоговый ключ 87 (фиг. 7), одноразрядный элемент 88 памяти, элемент HE 89, элементы И 90-92, элемент ИЛИ 93, дешифраторы 94 и 95, элементы И 96 и 97, элемент НЕ 98, элементы И 99 и 100, формирователь

101 одиночного импульса (фиг.8), выходные шины 102 и 103 данных, регистр 104 управления интеграторами, адресные выходные шины 105 и 106, 20 з !259 входная шина 107 данных, группа элементов ИЛИ 108, регистр 109 временной опоры, элемент ИЛИ 110, регистр

111 значения времени, сумматор 112 кодов, узел 113 сравнения кодов, эле- мент ИЛИ 114, группа элементов И 115, элементы ИЛИ 116 и 117, группа эле.ментов ИЛИ 118, узел 119 пуска, элементы И 120 и 121, триггер 122 пуска, элементы И 123 и 124, группа элемен- 1О тов И 125, шифратор 126 адреса временной опоры для интеграторов, шифратор 127 адреса временной опоры для обмена, шифратор 128 адреса щ, шифратор 129 адреса t„, элементы 15

ИЛИ 130 и 131, счетчик 132 временных точек, элементы ИЛИ 133 и 134, узел

135 включения развертки, элемент И

136, триггер 137 включения развертки, элементы И 138 и 139, элемент

ИЛИ 140, группа элементов И 141, дешифратор 142 номера такта, элементы

И 143-145, элемент ИЛИ 146, счетчик 147 числа тактов, элемент И 148, счетчик 149 текущего времени (фиг.9), входы 150 распределения тактов, эле-, мент И 151, элемент НЕ 152, генератор 153 импульсов, счетчик 154 сигналов развертки, счетчик 155 тактов, дешифратор 156 номера такта, формирователь 157 одиночного импульса, дешифратор 158 интервалов временной диаграммы, триггер 159 интервала развертки, триггер 160 интервала решения, элемент 161 цифровой задержки, 35 группа элементов И 162, элементы И

163-167, узел 168 распределения тактов по устройствам автономного управления, входы 169 распределения тактов, элемент И 170, входы 171 выбора 40 номера. такта, элемент ИЛИ 1 72(фиг.10) дешифратор 173 кода операции, дешифратор 174 адреса регистра, элементы И 175-178, элемент ИЛИ 179, группы элементов И 180 и 181, регистр, 45

182 команд и состояний, элементы

ИЛИ 183 и 184, регистр 185 данных ввода, регистр 186 данных вывода, дешифратор 187 типа данных, группы элементов И 188-190 (фиг.11), эле- sO мент ИЛИ 191, элемент И 192, триггер

193 синхроимпульса задатчика, элемент НЕ 194, элементы ИЛИ 195 и 196, триггер 197 чтения, триггер 198 записи, элемент И 199, элемент НЕ 200, 55 формирователь 201 одиночного импульса, элемент И 202, триггер 203 разрешения прямого доступа, элемент

НЕ 204, элемент И 205, триггер 206 разрешения прерывания, элемент И 207, регистр 208 инструкций, группы элементов И 209 и 210, группа элементов

ИЛИ 211, дешифратор 212 команд, элементы И 213 и 214, элемент НЕ 215, элемент ИЛИ 216, регистр 217 команд, группа элементов И 218, сумматор

219, группа элементов И 220, группы элементов ИЛИ 221 и 222, шифратор

223 начального адреса программы, элемент И 224, элемент ИЛИ 225, регистр 226 данных, группа элементов И 227> элементы ИЛИ 228 и 229, регистр 230 ад— реса, .группа элементов И 231, элемент ИЛИ 232, генератор 233 тактовых импульсов, элемент HE 234, элемент

И 235, триггер 236 пуска, элементы

ИЛИ 237 и 238, дешифратор 239 тактовых импульсов, счетчик 240 тактовых импульсов (фиг.13), элемент И

241, триггер 242 запроса прерывания, группы элементов И 243 и 244, шифраторы 245 и 246 адреса вектора прерывания, элемент ИЛИ 247, элементы

И 248-250, элементы HE 251-253, элементы И 254 и 255, элементы НЕ 256 и 257 (фиг.14), триггер 258 запроса прямого доступа, элемент ИЛИ 259, элемент НЕ 260, элемент И 261, элемент ИЛИ 262, элемент И 263, элемент

ИЛИ 264, триггер 265 синхроимпульса задатчика, элемент НЕ 266, элемент

И 267, элемент ИЛИ 268, элемент НЕ

269, элементы,И 270 и 271, регистрсчетчик 272 адреса ввода, группа элементов И 273, элементы И 274 и 275, регистр-счетчик 276 адреса вывода, группа элементов И 277, элементы

И 278, регистр-счетчик 279 слов ввода, дешифратор 280 нулевого кода, элементы И 281 и 282, регистр-счетчик

283 слов вывода, дешифратор 284 нулевого кода, дешифратор 285 адреса регистра, элемент ИЛИ 286, элемент И

287, элемент 288 цифровой задержки и элемент И 289 (фиг.15), Функции блока 9 управления вводомвыводом в системе выполняет цифровой процессор, входящий в состав ЦВМ 1.

Кроме цифрового процессора 9 в состав ЦВМ 1 входят блок 10 памяти, ш видеотерминалов 11 и периферийные устройства 12.

Цифровой процессор 9 является основным устройством ЦВМ и выполняет хранимую в блоке 10 памяти программу, а также приоритетный обмен инфорS 1259 мацией с блоком 10 памяти как для собственных нужд, так и по запросам различных устройств системы, организует работу различных устройств, включенных в систему, осуществляет связь операторов с системой.

Блок 10 памяти предназначен для приема, хранения и выдачи цифровой информации.

Видеотерминалы 11 относятся к 1(! средству связи оператора с системой, обеспечивают оперативный обмен информацией человека с процессором 9 и позволяют предварительно подготавливать и редактировать вводимую в

ЦВМ информацию.

В качестве периферийных устройств

12 могут использоваться внешние запоминающие устройства (НМД, НМЛ) и устройства ввода-вывода (печатающие 20 устройства, перфоленточный ввод-вывод), которые могут применяться в аналого-цифровой вычислительной системе для хранения и обработки больших массивов информации, ввода ис- 25 ходных данных и вывода полученных результатов.

Все составные части ЦВМ соединены с системной шиной 13, представляющей собой унифицированную магистраль, Зр о по которой передается вся необходимая для функционирования системы информация, и состоящей, например, из шины адресов (A) шины данных (Д), шины запроса передачи данных (ЗП), шины разрешения передачи данных (РП), шины запроса прямого доступа к памяти (ЗПД), шины разрешения прямого доступа к памяти (РПД), шины прерывания программы, шины записи данных, 4п шины чтения данных, шины синхроимпульса эадатчика (Сх3) и шины синхроимпульса исполнителя (СхИ).

Системный распределитель 8 m TBK тов соединен с распределителем 14 m тактов АВМ 2 и мультиплексором 3 и обеспечивает управление вычислительным процессом от ЦВМ 1 в разрешенных для работы ЦВМ 1 тактах, а также служит для защиты не разрешенных ЦВМ 1 тактов от ошибочного вмешательства в эти такты со стороны ЦВМ 1.

Мультиплексор 3 распределяет данные, полученные от системной шины 13, по шинам 15-17 соответственно. данных,> адресов и команд АВМ 2 и направляет данные, полученные с шины 15 данных, к системной шине 13. Обмен данными

300 между системной шиной 13 и мультиплексором 3 происходит под управлением контроллера 4 передачи данных и контроллера 5 прямого доступа к памяти, которые соответственно связаны с системной шиной 13 и с мультиплексором 3.

Контроллер 4 передачи данных обеспечивает обмен данными между АВМ 2 и системной шиной 13 в программном режиме или в режиме прерывания программы процессора 9, а контроллер 5 прямого доступа к памяти — передачу данных между ABM 2 и блоком 10 памяти в режиме прямого доступа к памяти, минуя процессор 9.

Распределитель 6 прерываний связан с источниками выработки прерываний. его функция заключается в выделении прерываний одновременно. Выделенное прерывание поступает в контроллер 7 прерываний, который устанавливает связь с системной шиной 13 для передачи в ЦВМ 1 сформированного им адреса вектора прерываний.

ABM 2 содержит местный распределитель m тактов, связанный с шинами

16, 19 и 18 соответственно адресов, номера такта и управления, с таймером 30 и с m группами элементов И 2628 для автономного управления.

Шина 18 управления состоит, например, из шины исходного положения, шины записи-считывания, шины доступа в память, шины записи в регистр и шины синхронизации вывода.

Группы элементов И 26-28 связаны с шинами 15-18 и с входами 21-24 соответственно исполнения, задания данных, задания адресов и задания команд.

ABM 2 содержит также b блоков 35 суммирования, с блоков 34 нелинейного преобразования, е блоков 35 перем ножения, f блоков 32 цифроаналогового преобразования, g блоков 31 аналого-цифрового преобразования, h аналоговых коммутаторов 37, для первого варианта АВМ а блоков 36 интегрирования, для второго варианта АВМ ш а блоков 36 интегрирования ° Блоки 31 аналого-цифрового преобразования используются для преобразования аналоговой информации в цифровую при обмене и как основная часть. электронного цифрового вольтметра, блоки 32 цифроаналогового преобразования используются для преобразования цифро7 1259 вой информации в аналоговую при обмене.

Для каждого из блоков 32, 33 и 37 в АВМ 2 имеется соответствующий блок

29 памяти, для каждого блока 36 интегрирования в АВМ 2 по первому варианту имеются соответствующие блоки 29 памяти, аналого-цифровой 41 и цифроаналоговый 40 преобразователи, группа элементов И 39 и группа эле- 1п ментов ИЛИ 38.

Аналоговые входы и выходы блоков

33-36, входы блоков 20 и 31 и выходы блоков 32 взаимосвязаны через выходы и входы блоков 37. Логические выходы блоков 20 компараторов подключены к распределителю 6 прерываний, блоки

30 и 31 подключены к шине 16 адресов и шине 17 команд, блоки 32-34 и 37 подключены к шине 16 адресов, блоки 2п

30, 31 и 34 — к шине 15, блоки 30-34, 36 и 37 — к шине 18, блоки 30 и 34 к шине 19.

В АВМ 2 первого варианта вход начальных условий каждого блока 36 ин- 25 тегрирования через соответствующий

ЦАП 40 связан с выходом соответст— вующего блока 29 памяти, входы дан,ных каждого из которых соединены с выходами соответствующей группы эле- Зп ментов ИЛИ 38, первые входы которых подключены к шине )5 числа, вторые входы через соответствующие группы элементов И 39 и АЦП 41 связаны с выходом соответствующего блока 36 интегрирования.

В каждом блоке 29 памяти одна часть разрядов адресного входа соединена с шиной 19, а другая часть— с шиной 16, управляющие входы подключены к шине 18.

С шины 16 задаются адреса функциональных блоков, по которым выбираются усилители внутри блока, задаются режимы работы блоков, инфор- 45 мация о которых передается по шине

15, с шины 16 адресов выбираются ячейки в блоках 29 памяти, в которые с шины 15 записывается информация.

С шины 17 передаются команды пус- 50 ка на блоки — пуск таймера, пуск АЦП.

Подключение блоков 29 памяти, блоков

34 нелинейного преобразования и таймера 30 к шине 19 номера такта дает возможность разделить весь массив ячеек в каждом из блоков 29 памяти и в каждом из узлов памяти блоков 34 и таймера 30 на m зон, необходимых

300 для организации разделения времени в АВМ 2.

Таймер 30 реального времени вырабатывает сигналы управления блоками

36 интегрирования АВМ 2 и значения моментов времени обмена данными между ABM 2 и ЦВМ 1 системы. Сигналы управления блоками 36 интегрирования таймер 30 передает на входы распределителя 14 m тактов, значения моментов времени обмена (С„„ и „„ ) передаются от таймера 30 к мультиплексору 3, к контроллеру 5 прямого доступа к памяти и к распределителю 6 прерываний.

Распределитель 14 m тактов распределяет такты между группами элементов И 26 — 28 и системным распределителем 8 m тактов,,обеспечивает защиту не разрешенных данному пользователю тактов от его ошибочного вмешательства в эти такты, вырабатывает последовательности сигналов для управления АВМ 2 в каждом из тактов.

Распределитель 14 m тактов выдает на шину 19 номера такта коды текущих номеров тактов, на шину 16 адресов— коды развертки, являющиеся адресами ячеек блоков 29 памяти и узлов памяти блоков 34 и таймера 30 и необходи— мые для считывания информации из ячеек памяти в соответствующие блоки

32, 33, 37 и в узлы блоков 34 и таймера 30, а для первого варианта АВМчерез ЦАП 40 в блок 36 интегрирования.

Распределитель 14 m тактов выдает на шину 18 управления сигналы для управления АВМ 2 в каждом из тактов: сигнал записи-считывания, сигнал доступа в память, сигнал записи в регистр, сигнал синхронизации вывода, сигнал исходного положения и сигнал пуска °

Группы входов 21-24 и видеотерминалы 11 являются рабочими местами пользователей. При одновременном решении нескольких задач пользователь, уФ решающий аналого-цифровую задачу, управляет системой с видеотерминала 11.

Для пользователей, решающих аналоговые задачи в это же время, рабочие места образуются группами входов 2124. Если в системе не решается аналого-цифровая задача, то пользователи с видеотерминалов 11 имеют возможность одновременно решать до ш аналоговых задач.

59300

9 12

При автономном использовании ABM 2 одной группой пользователей (в этом случае рабочие места образованы группами входов 21-24), другой группе пользователей предоставляется возможность одновременной подготовки с помощью ЦВМ 1 своих задач с остальных рабочих мест системы, которыми являются видеотерминалы 11.

ABM 2 с разделением времени работает в соответствии с временной диаграммой, приведенной на фиг.2, сиг- налы которой вырабатываются распределителем 14 (фиг.13), Режим разделения времени заключается в том„ что каждому пользователю отводится временной такт, в течение которого он решает свою задачу на АБМ. По истечении этого такта происходит прерывание решения задачи, и временной такт предоставляется другому пользователю.

Через определенный цикл ь t пользователи получают еще по одному такту.

Этот процесс продолжается в течение всего времени решения задачи.

Введение режима разделения времени в АВМ приводит к замене непрерывного процесса интегрирования дискретным — в течение каждого цикла At происходит ускоренное интегрирование в

Ь( течение времени — —, причем k > m, где m — число тактов Т в цикле коэффициент ускорения интегрирования в цикле h t. Например, при gt

1 мс, m=2 и k=10 для решения одной из четырех задач в цикле выделяется время 750 мкс, причем непосредственно интегрирование происходит в течение 100 мкс (фиг.3).

Использование режима разделения времени в АВМ приводит к увеличению ее вычислительной мощности — все операционное оборудование ABM (кроме блоков интегрирования во втором варианте АВМ) используется последовательно m раз, что эквивалентно применению m аналоговых вычислительных машин, каждая из которых по вычислительной мощности равна мощности одной ABI 2, но существуют эти АВМ последовательно во времени — по Л t/m каждая в течение времени Ь t.

На фиг.2 показано, что в интервале t< — t, происходит развертка данных, соответствующих текущему такту, в блоках масштабирования, нелинейного преобразования, цифроаналоговых

55 преобразователей, аналоговых коммутаторах, таймере, а в ABM по первому варианту также в блоках интегрирования, Это связано с тем, что каждый из укаэанных блоков используется для решения ш задач и необходимо перед началом решения задачи в данном такте восстановить принадлежащую ей информацию, которая хранится в соответствующих данному такту зонах блоков 29 памяти и узлов памяти блоков

34 и таймера 30.

Интегрирование в ABI можно начинать только с момента t>, так как интервал t > — t< необходим для окончания переходного процесса, вызванного установлением напряжений на выходах усилителей блоков. В интервале происходит интегрирование.

Можно совместить по времени режим ввода данных в блоки и узлы памяти с процессом интегрирования — введенные в i-м цикле в блоки и узлы памяти данные от IIBM 1 или по входам 21-24 автономного управления передаются на исполнение в следующем (1+1);м цикле.

Вывод данных из ABM возможен только после окончания интегрирования, т.е. с момента t когда блоки интегриро— вания находятся в режиме останова. В необходимых случаях весь интервал может быть отведен только для ввода данных в ABM.

На фиг.10 показана аппаратная реализация сигналов временной диаграммы фиг.2. Счетчик 154 сигналов развертки работает от генератора 153, счет— чик 155 тактов — от счетчика 154 таким образом, что на выходе вырабатываются последовательно m кодов номеров тактов с периодом цикла dt;, а на разрядных выходах счетчика 154 последовательность кодов с периодом такта Т, поступающая на входы дешифратора 158 интервалов и на входы элементов И 162 На выходе формируются коды развертки, существующие в интервале времени t — t, который задается триггером 159 интервала развертки.

Коды развертки поступают на шину

16 адресов и являются адресами ячеек блоков и узлов памяти, из которых извлекаются данные в текущем такте.

С каждым импульсом генератора 153 формирователем 157 одиночного импульса вырабатывается сигнал, который поступает на вход элемента И 163, а через элемент 161 цифровой задержки на вход элемента И 164.

11

С выходов элементов И 163 и 164 и с прямого выхода триггера 159 формируются соответственно сигналы "Доступ в память (ДП), 13апись в регистр" (ЗР), "Запись-считывание"

5 (Зап-счит.), которые обеспечивают чтение выбранных сигналами развертки ячеек памяти (сигналы ДП и зап.-счи ) и запись их содержимого в регистры соответствующих функциональных бло- 10 ков (сигнал ЗР). Кроме того, сигнал

Зап.-счит. поступает на все функциональные блоки и в фазе считывания выполняет функцию одновременного выбора адресов всех функциональных блоков, 15

Таким образом, в фазе считывания осуществляется безадресный вывод данных из блоков и узлов памяти на регистры всех функциональных блоков машины. В фазе записи блоки и элемен- 20 ты памяти переводятся в режим записи данных. Запись может производиться по адресу данного блока или узла памяти от ЦВМ 1 или по входам 21-24 автономного управления, при этом 25 адрес и данные поступают на шины 16 и 15 от мультиплексора 3 в сопровождении сигнала ДП, формируемого на выходе дешифратора 187 (фиг.11) и осуществляющего запись данных с шины 15 30 по адресу блока или узла памяти, указанному на шине 16.

Триггер 160 формирует интервал времени решения t< — t>. Только в этом интервале команды управления интеграторами "Пуск" (П) и "Исходное положение" (ИП), поступающие от таймера 30 на входы элементов И 166 и

167, проходят на выходы П и ИП распределителя 14 и далее на шину 18, 40 подключенную к блокам 36 интегрирования. В интервале, отличном от t4

t, блоки интегрирования находятся в режиме хранения (отсутствие команд

П или ИП). 45

В момент t4 формируется сигнал, который в режиме пуска поступает через элемент И 165 на выход "Синхронизация вывода". Этот сигнал используется в первом варианте АВМ для обеспечения работы аналого-цифрового блока интегрирования.

Рассмотрим ряд примеров реализации функциональных блоков АВМ, на которых нашло отражение введение режима разделения времени в АВМ.

Блоки 35 суммирования и перемножения, блоки 31 аналого-цифрового

9300 12 преобразования и блоки 20 компараторов являются типовыми блоками АВМ и могут быть реализованы на основе из вестных схем.

Аналого-цифровой блок интегрирования, образованный блоком 36 интегрирования, ЦАП 40, АЦП 41, группами элементов ИЛИ 38 и И 39 и соответствующим блоком 29 памяти (фиг.1б) работает следующим образом. B соответствии с временной диаграммой работы АВМ (фиг.2) для j-й задачи (такт Т ) в момент t4 цикла выходная величина блока 36 интегрирования преобразуется с помощью

АЦП 41 в код, который через группы элементов И 39 и ИЛИ 38 запоминается в ячейке Д зоны блока 29 памяти, соответствующей 1-й задаче.

Таким образом, блок 36 интегрирования свободен для использования в следующей j+1 задаче (в такте T „ ) .

Для j-й задачи (такт7 ) в следующем цикле в момент tt из ячейки A извлекается код, который преобразуется с помощью ЦАП 40 в напряжение, поступающее на вход начальных условий блока 36 интегрирования и являющееся напряжением начальных условий j-й задачи, решаемой в 4t; цикле. Параметры цепи задания начальных условий должны быть выбраны такими, чтобы к моменту t> напряжение начальных условий установилось на выходе блока

36 интегрирования.

Аналого-цифровой интегратор может быть выполнен без включения дополнительных элементов в состав АВМ.

В этом случае он реализуется системным способом с использованием блоков АЦП 31 и ЦАП 32 из состава ABM.

На фиг.4 приведены пример реализации блока 33 масштабирования, имеющего в своем составе P умножающих цифроаналоговых преобразователей (УЦАП), каждый из которых реализует операцию вида

yf = kl ° Х;, а также структурная схема блока 29 памяти, который выполнен в виде набора одноразрядных элементов 44 памяти. Для конкретного примера в блоке 29 памяти может быть применено 13 элементов 44 для работы с 12-разрядным УЦАП (плюс один разряд знаковый) блока 33 масштабирования.

Каждый одноразрядный элемент 44 памяти разбит по адресам на тп зон по, l3 1259 числу m решаемых задач (по числу тактов), каждая зона определяется кодом номера такта, поступающим с шины 19 номера такта.

Рассмотрим работу блоков 33 масштабирования и блока 29 в двух основных режимах — запись требуемых значений коэффициентов в памяти и воспроизведение заданных значений непосредственно на УЦАП. Режим работы блока 29 памяти определяется сигналом по входу !!Запись-считывание".При подаче логического "0" в блоке 29 памяти устанавливается режим записи, при подаче логической "1 — режим считывания.

В режиме записи при обращении к данному блоку подается сигнал "Блок" с шины 16, который через элемент

ИЛИ 42 поступает на первый вход элемента И 43, по входу "Адрес" с шины

16 подается двоичный код, соответствующий номеру УЦАП 48, к которому обращается оператор или ЦВМ, этот же код определяет номер ячейки в каждом 25 одноразрядном элементе 44 памяти, а по шине 15 — значение коэффициента в двоичном коде (разряды с 1-го по

12-й) с учетом знака (разряд О)., ко— торое поступает на входы данных одноразрядных элементов 44 памяти.

При поступлении сигнала ДП от ши— ны 18 на второй вход элемента И 43 информация с шины 15 записывается в соответствующую данному УЦАП ячейку

35 каждого одноразрядного элемента 44 блока 29 памяти, расположенную в зоне, соответствующей решаемой задаче.

Аналогично производится запись требуемых значений коэффициентов в элементы 44 и по другим адресам.

В режиме считывания реализуется одновременное считывание информации из всех блоков 29 памяти ABN. Для этого вместо адресного сигнала "Блок"45 используется безадресный сигнал

Зап.-счит., который в фазе считывания в качестве разрешающего сигнала поступает на вход элемента ИЛИ 42. B режиме считывания по входу "Адрес" так же, как и при записи, подаются сигналы, определяющие номер УПАЛ 48.

При поступлении сигнала ДП на выходах элементов 44 памяти появляется информация, записанная ранее по дан- 55 ному адресу. Сигналы А определяющие номер УЦАП 48, кроме элементов 44 подаются на дешифратор 45 блока 33

14

300 масштабирования, преобразующий эти сигналы в десятичный код. При поступлении сигнала ЗР на выходе одного из элементов И 46, появляется сигнал, разрешающий запись информации с выхода блока 29 памяти через регистр 47 в выбранный УЦАП 48. Аналогично информация из блока 29 памяти переписывается в остальные УЦАП 48 при соответствующих изменениях адреса на входе "Адрес" и поступлеДП и ЗР °

В качестве блока 32 цифроаналогового преобразования может использоваться или рассмотренный блок масштабирования (фиг.4),при Х; =const, или более простой блок, построенный по аналогичной схеме, но с использованием вместо умножающих обычных

ЦАП .

На фиг.5 приведена структурная схема одного из возможных вариантов блока 34 нелинейного преобразования . нс!ц (Y!!oH нач ) X и где1н„„, „„„ — значения ординат узловых точек, ограничивающих этот интервал;

Хи — интерполирующая часть определяемая по формуле

Х вЂ” Xl

Х = -- — — ------ для Х; Х Х„,.

Ф!

В анало ro гибридно кодовом пр еобразователе 74 независимая переменная

1 разбивается на две части: основную (управляющую) (Х!l!!(3 ограниченную целым числом содержащихся в ней интервалов интерполяции,. и дополнительную (интерполирующую) ХИ = X—

7 „1!, определяемую как превышение над основной . Управляющая часть, пред— ставленная в цифровой форме, выявляет номер участка, в пределы которо- . го попадает переменная Х, выбирает из узлов 60 памяти начальных ординат участков и узлов 61 памяти конечных ординат участков коды 1 и 1 ниц Кон > принадлежащие этому участку, и направляет их через регистры 62 и 63 хранения соответственно начальных и конечных ординат на ЦАП 64 и УЦАП 65 начальных ординат и на УЦАП бб конечных ординат.

На выходном суммирующем усилителе 68, входы которого соединены с выходами ЦАП 64 и УПАП бб и через ин1259300

15 вертирующий усилитель 67 с выходом

УЦАП 65, реализована формула (нач " и кон нач1 = (V„ч (кон Y„à÷) X„)=i(x).

Информационные входы реверсивного счетчика аналогогибриднокодового преобразователя 74 используются для загрузки кода номера ординаты, которая осуществляется по входу Запись

11

10 реверсивного счетчика.

Рассмотрим организацию ввода-вывода информации в узлы 60 и 61 памяти. !

Схема управления блоком работает следующим образом (фиг.5).

При считывании информации из узлов. 60 и 61 памяти код адреса задается с аналогогибриднокодового преобразователя 74 и может изменяться только с приходом тактового импульса ТИ, вырабатываемого генератором

70 тактовых импульсов и поступающего через элементы И 71 и ИЛИ 72 на тактовый вход аналогогибриднокодового

25 преобразователя 74. Этот же импульс

ТИ через элемент ИЛИ 78 с помощью формирователя 77 одиночного импульса формирует импульс ДП, который через элемент И 76 формирует сдвинутый на величину с помощью элемента 75 задержки импульс ЗР ° Импульс ДП, через элементы ИЛИ 59 и 73 и импульс

ЗР поступают на узлы 60 и 61 памяти и обеспечивают смену информации в ре- 35 гистрах 62 и 63 (коды ординат 1 „ „. нач, и 1 кан,) при переходе входной переменной У из одного участка аппроксимации в другой.

Величина задержки с, определяется 40 задержкой появления информации на выходе узлов 60 и 61 памяти от момента поступления сигналов ДПк . Ввод информации в узлы 60 и 61 45 памяти может осуществляться в процессе воспроизведения (вывода) функции. Для этого необходимо организовать кратковременный перевод узлов

60 и 61 памяти в режим записи. Это происходит по сигналу ДП, который поступает с шины 18 и проходит на выход элемента И 50 при совпадении на входах элемента И 50 сигнала с шины 16 "Блок" и сигнала с шины 18

"Запись-считывание" (последний сигнал действует как запрещающий для прохождения ДП в режиме считывания) °

16

По сигналу ДП формируется ряд сигналов, сдвинутых один относительно другого.

Алгоритм работы блока таков, что при воспроизведении (считывании) функции по коду аналогогибриднокодового преобразователя 74 из узлов 60 и 61 соответственно памяти начальных и конечных ординат выбираются значения ординат Y н,„ч,и Y кон,, ограничивающих выбранный отрезок аппроксимации.

При переходе в смежный участок i-1 значение ординаты Y»„, является концом для отрезка i-1. Поэтому одно и то же значение ординаты должно быть записано в узел 60 памяти по коду i и в узле 61 памяти по коду i-l. Это обеспечивает схема управления записью блока.

До прихода с шины 18 сигнала ДП на информационные входы аналогогибриднокодового преобразователя 74 задается код i адреса узла 60 памяти (код номера i ординаты), а с шины 15 на первые входы .группы элементов

И 58 задается значение i ординаты.

Если сигнад ДП.поступил в схему, когда на входе gP высокий потенциал, то прежде чем изменить состояние на входах узлов 60 и 61, на входе ДП необходимо установить низкий уровень.

Это происходит следующим образом.

Сигнал ДП передним фронтом устанавливает триггер 56 в состояние "1".

Сигнал с инверсного выхода триггера

56 (нулевой уровень) запрещает через элемент И 76 сигнал ДП, по которому происходило считывания ординаты. После этого могут меняться уровни напряжений непосредственно на входах ysлов 60 и 61 памяти. Высокий уровень с прямого выхода триггера 56 с задержкой, формируемой элементом

57 задержки, поступает на вход разрешения записи и переводит узлы 60 и

61 памяти в режим ввода (записи) функции. Одновременно информация значения ординаты поступает на входы

Д, узлов 60 и 61 памяти.

Сигнал ДП также устанавливает триггер 69 в нулевое состояние, чем запрещает работу генератора 70 тактовых импульсов.

Сигнал с выхода элемента 57 задержки поступает также на вход "Загрузка" преобразователя 74, благодаря чему осуществляется ввод кода i в преобразователь 74. Затем сигналом

1259

17

ДП,, сформированным одновибратором

51 по заднему фронту сигнала ДП, осуществляется через элемент ИЛИ 59 запись ординаты У; в узел 60 памяти по коду 5

По заднему фронту сигнала ДП одновибратором 52 формируется импульс

"Вычитание", который через элемент

ИЛИ 72 поступает на тактовый вход преобразователя 74 и уменьшает его 10 код на единицу.

Сигнал ДЛ, сформированный одновибратором 53 по заднему фронту импульса "Вычитание", записывает через элемент ИЛИ 73 то же значение .ордина- 15 ты в узел 61 памяти по адресу i-1.

Теперь новую записанную информацию нужно переписать в регистры 62 и 63. Для этого импульсом "Сброс", сформированным одновибратором 54 по 20 заднему фронту импульса ДГз, триггер 56 устанавливают в нулевое состояние и узлы 60 и 61 памяти переводятся в режим считывания.

Своим задним фронтом импульс 25

"Сброс" с помощью одновибратора 55 формирует сигнал ДП4, который поступает на вход элемента ИЛИ 78 и обеспечивает с помощью сигналов ДП 1 и

ЗР перезапись информации из узлов 60 З0 и 61 памяти в регистры 62 и 63.

При этом триггер 69 сигналом с выхода элемента И 76 устанавливается1 в единичное состояние, благодаря чему генератор 70 может работать. Блок

З5 переводится снова в режим воспроизведения функции.

При работе блока в режиме разде:ления времени информация об ш функ40 циональных зависимостях заносится в узлы 60 и 61 памяти.При переходе от решения одной задачи к решению другой задачи меняется код N такта, поступающий с шины 19.Это обеспечивает выбор новой

45 эоны блоков памяти, откуда извлекаются значения Y„ „; и Y „,„ для новой функциональной зависимости. В момент смены кодов по входам номера задачи сиг- нал Зап.-счит. (низкий потенциал) эа-50 прещает прохождение сигнада ДП через элемент И 76 на узлы 60 и 61 памяти, что предотвращает возможные сбои памяти..Кроме того, сигнал Зап.— счит. задним фронтом, пройдя через элемент ИЛИ 78, формирует сигнал ДП и ЗР для перезаписи значений ординат 1„„„и Y „, новой задачи a pe3ОО 18 гистры 62 и 63. Это необходимо для того, чтобы информация для новой задачи появилась на выходе бяока, даже если преобразователь 74 при переходе от одной задачи к другой не сделал ни одного шага.

На фиг.6 показан один из возможных вариантов аналогового коммутатора 37, представляющего собой коммутирующую аналоговые величины матрицу, имеющую 40 входов и 24 выхода.

В качестве коммутирующего элемента, в нем используется матрица 79, имеющая 4вх и 4вых, в которой любой вход (выход) может быть соединен с любым выходом (входом) подачей соответствующих управляющих сигналов на матрицу 79.

Коммутирующая матрицы 79 (фиг.7) содержит 16 аналоговых ключей 87, выполненных на полевых транзисторах.

Аналоговые входы и выходы ключей соединены между собой, а управляющий вход каждого ключа подключен к выходу соответствующего RS-триггера 86, подключенного S-входом к выходу соответствующего элемента И 85, a Rвходом — к цепи сброса. Элементы

И 85 совместно с инверторами 81-84 образуют дешифратор входного четырехразрядного кода ABCD.

При задании конкретного значения кода, разряды АВ которого определяют

Ni-вход матрицы, а разряды CD-Ч ;-выход матрицы, на входах одного из элементов И 85 устанавливаются единичные значения и при подаче команды

"Запись" соответствующий триггер 86 переходит в единичное состояние, включив соответствующий аналоговый ключ 87. Таким образом, связь между

Ni-входом и И -выходом матрицы уста1 новлена. Меняя входной управляющий код и подавая команду Запись", можно включить другие ключи. Размыкание ключей осуществляется перед началом коммутации подачей безадресной команды "Сброс, в результате действия которой все ключи размыкаются .

Образование коммутирующей матрицы размером 40вх на 24 вых производится параллельным соединением аналоговых входов и выходов матриц 4вх х 4вых.

На фиг.6 показано как объединяют ся матрицы 4вх х 4вых по аналоговым входам и выходам для получения матрицы 40вх х 8вых. Матрицы разбиты на группы по 10 шт. в каждой. Соответ19 ствующие выходы матриц 4вх х 4вых одной группы объединены и подключены к входам повторителей 80, выходы которых являются выходами блока. Входы групп матриц в блоке соответственно объединены. Матрица 40вх х 24вых получается соответствующим объединенным входом трех матриц 40вх х 8 вых.

Схема. управления аналоговым ком1259 ставлены только первая и третья матрицы 40вх х 8вых).

Работу схемы рассмотрим совместно с работой соответствующего блока 29 памяти . Их совместная работа определяется двумя режимами — запись требуемой информации в блок 29 памяти и считывание информации из блока 29 памяти с записью ее в коммутирующие матрицы.

Для записи информации в блок 29 памяти в фазе "Запись" сигнала Зап.— счит ° с шины 16 подается двоичный код (NBblx М 0...4разр), соответствующий j номеру выхода матрицы, а с шины 15 — двоичный код (Мвх М О...

20

5разр), соответствующий 1 номеру входа матрицы, который требуется соединить с j выходом матрицы.

С шины 16 подается сигнал "Блок", 30 который через элемент И 90 поступает на входы элементов И 92 (на выходе элемента НЕ 89 находится единичный сигнал).

3-й и 4-й разряды N вых M посту35 лают на дешифратор 94 группы выходов, который дает разрешающий сигнал на один из трех элементов И 92, определяя группу элементов 88 памяти, соответствующую одной из трех матриц

40вх х 8вых, в которой находится j выход 40вх х 24вых.

Сигнал ДП с шины 18 поступает на выбранную группу элементов 88 памяти через соответствующие элементы И 92 и ИЛИ 93 и обеспечивает запись 0...5 разрядов N вх М в ячейку с номером, определяемым 0...2 разрядами N вых М и N такта.

В режиме считывания порой подает" ся команда "Сброс" (фиг.2, 8), которая формируется из переднего фронта фазы считывания сигнала Зап.-счит., и ключи всей матрицы размыкаются.

После этого с шины 16 (N вых М 0...2 разр) поступают последовательно коды, определяющие номера выходов. Каждому коду соответствует сигнал ДП, каждый мутатором 37 показана на фиг.8 (пред- 10

300 20 из которых попадает через элементы

И 91 и ИЛИ 93 одновременно на элементы 88 всех групп, независимо от кода в разрядах 3 и 4 N вых М. Через определенный промежуток времени на выходах элементов 88 памяти появляется информация, ранее записанная по данным адресам. Разряды 0 и 1

N вх М с элементов 88 памяти и разря= ды 0 и 1 N вых. М с шины 16 поступают непосредственно на управляющие кодовые входы N вых и N вых матриц 4вхх х 4вых. Разряды 2...5 N вых М с элементов 88 памяти каждой группы поступают на соответствующие дешифраторы

95. Каждый дешифратор 95 дает разрешающий сигнал в своей группе на один из элементов И 96 и на один из элементов И 97.

2-й разряд N вых М дает разрешающий сигнал или через элемент НЕ 98 на элемент И 99, или на элемент И

100.

Таким образом, поступивший стробирующий сигнал ЗР обеспечивает в каждой из трех групп запись информации в одну из матриц 4вх х 4вых.

Аналогично информация из блока 29 памяти переписывается в память ключей и для остальных выходов матрицы при соответствующем изменении адреса в 0...2 разрядах N вых M и поступлении сигналов ДП и ЗР.

Запись в блок 29 памяти производится последовательно для каждого из

24 выходов матрицы, а считывание— последовательно по три выхода одновременно, чем достигается сокращение времени развертки информации в блоке в каждом такте.

Набор аналоговых коммутаторов 37 определяет систему автоматической коммутации, обеспечивающую полную коммутацию аналоговых входов и выходов блоков ABM.

На фиг.9 показан вариант схемы таймера 30 реального времени, где адресный вход блока 29 памяти изображен в виде двух входных шин 105 и

106 и представляет собой многоразрядную адресную магистраль, одна часть разрядов которой образует шину

105, другая — шину 106, Аналогично представлен информационный выход блока 29 памяти в виде шин 102 и 103.

Информация на вход блока 29 памяти поступает по шине 107 с выходов группы элементов ИЛИ 108.

21 1259

В блок 29 памяти предварительно по шинам 15 и 16 с учетом номера такта, передаваемого по шине 19, и при выбранном адресе таймера, поступающем на вход элемента И 148, записываются значения моментов времени, в которые необходимо передать на блоки интегрирования управляющие воздействия, также записываемые в виде команд управления интеграторами в !О этот же блок 29 памяти, и значения моментов времени начала t Oè окончания tù обмена информацией между

АВМ 2 и ЦВМ I. ! !5

Таймер 30 работает под управлением сигналов развертки, поступаю— щих по шине 16, после запуска командой Пуск задачи, поступающей с шины !7 во время такта, обслуживающего данную задачу. Команда "Пуск задачи поступает на элемент И 123„ узла

1!9; пуска и устанавливает триггер

122, в единичное состояние. Команда

1Пуск задачи 1" поступает также на элемент И 138, узла 135 включения развертки и устанавливает триггер !

37, в единичное состояние. Через элементы И 136, и ИЛИ 140 на группу элементов И 141 поступает разрешение

30 и сигналы развертки проходят через группу элементов И 141 в схему таймера 30. Для управления работой используются десять сигналов развертки, поступающих последовательно (фиг.9, "1 разв." — "10 разв."). Сиг-З5 нал 1 разв. поступает через элемент И 120, и элемент ИЛИ 116 на элементы ИЛИ 130 и 146. Сигнал с выхода элемента ИЛИ 130 обеспечивает с помощью шифратора 126 формирование

4Î адреса временной опоры Со начала отсчета времени через группу элементов

ИЛИ 118, с которого начнут формироваться значения времени временных точек j, где 0 j S для выработки команд управления интеграторами.

Сигнал с выхода элемента ИЛИ 146 обеспечивает режим записи в блоке 29 памяти и открывает группу элементов

И 1!5, по которым через группу элементов ИЛИ 108 в блок 29 памяти поступает значение t со счетчика 149 а текущего времени, который переключается частотой тактов Т, поступающих с шины 19 номера такта, уменьшенной с помощью счетчика 147 числа тактов в m раз, благодаря чему фиксирован.— ное значение счетчика 149 сохраняет300 22 ся в. течение одного цикла ht. Таким образом, в результате действия сигнала "1 разв." в блок 29 памяти записывается временная опора t для интеграторов.

Аналогично действие сигнала ".2 разв." через элементы И 121, ИЛИ 117 и 131, шифратор 127, элементы ИЛИ

118 и 146, И 1)5 приводит к записи в блок 29 памяти временной опоры начала отсчета интервала времени обмена (причем в обе ячейки блока 29 памяти записаны одинаковые значения моментов времени). Сигнал "3 разв." через элемент И 124, сбрасывает схему

119 . пуска в состояние, в котором .

I сигналы "1 разв." и "2 разв.", поступающие в последующих циклах не воздействуют на блок 29 памяти.

Сигнал 3 разв." через элементы

ИЛИ 130, 133 и 110 обеспечивает прием в регистр 109 временной опоры для интеграторов из блока 29 памяти.

Сигнал "4 разв." обеспечивает считывание со счетчика 132 временных точек кода, который поступает через группы элементов И 125„ и ИЛИ

118 в блок 29 памяти и используется в качестве адреса ячейки блока 29 памяти, в которой хранится значение времени j временной точки (в рассматриваемом случае работы от момента поступления команды "Пуск задачи i" в счетчике 132, находится нулевой код). Кроме того, сигнал "4 разв." через ячейки ИЛИ 133 и 144 обеспечивает считывание из выбранной ячейки блока 29 памяти информации, часть которой, содержащая команды управления интеграторами, помещается в регистр 104; управления интеграторами, а другая часть, содержащая значение времени j временной точки (в данном случае нулевой временной точки), помещается в регистр lll значения времени.

Коды с регистров 109 и lll суммируются в сумматоре 112. Результат . суммирования поступает на узел 113 сравнения кодов, где сравнивается со значением времени со счетчика 149 текущего времени. Если два кода совпадут, узел 113 вырабатывает сигнал сравнения, который поступает на элемент И 143;. Сигнал "5 разв." прохо- дит на выход элемента И 143;, увеличивает код счетчика 132 на единицу, обеспечивая тем самым формирование

1259

23 нового адреса со счетчика 132; в следующем цикле dt и считывает содержимое регистра 104; в распределитель 14 m тактов. При несовпадении кодов в узле 113 показание счетчика

132 в данном цикле работы не меня1 ется и регистр 104, не считывается.

Сигнал "6 разв." обеспечивает прием в регистр 109 временной опоры

tö начала отсчета интервала времени 10 обмена, сигнал "7 разв.", используя шифратор 128, обеспечивает прием в регистр 111 величины значения момента времени начала t„ обмена. Результат суммирования этих двух величин 15 на сумматоре 112 сравнивается со значением текущего времени узлом 113 сравнения. При совпадении кодов вырабатывается сигнал сравнения, который вместе с сигналом 8 разв. пос- 20 тупает на входы элемента И 144, на выходе которого формируется сигнал поступающий в контроллер 5. При

При несовпадении кодов в узле 113 сигнал tù,, не вырабатывается. 25

Сигнал "9 раэв.", используя шифра-, тор 129, действует аналогично сигналу "7 разв.", извлекая из блока 29 памяти значение момента времени окончания t „ обмена. При совпадении кодов узлом 113 вырабатывается сигнал . сравнения, который вместе с сигналом

"10 разв." поступает на вход элемента И 145;, на выходе которого форми ,руется сигнал „ поступающий в расКО1

35 пределитель 6 прерываний. Кроме то го, сигнал t

Временная опора t для интеграторов записывается только один раз, а

45 именно в момент пуска задачи, что обеспечивает последовательную выборку ячеек блока 29 памяти, хранящих значения .временных точек с командами управления интеграторами, а временная опора t для обмена записыва- 50 ется всякий раз, когда наступает сравнение кодов для tz, на узле 113„ что обеспечивает цикличность выработки интервалов обмена.

В такте Т „ таймер 30 работает

55 аналогично рассмотренному. В последующих циклах gt работа таймера 30 повторяется. В такте Т; таймер 30

300

24 работает до тех пор, пока не посту- . пит с шины 18 команда ИП, которая через элемент И 139, сбрасывает триггер 137; в нулевое положение, благодаря чему запирается группа элементов И 141 на время существования такта Т;. Показанный на фиг.9 дешифратор 142 служит для формирования позиционных сигналов Т; из двоичного кода.

Рассмотрим, как происходит распределение тактов по раэличнь1м задачам, решаемым на ABM и АЦВС. Распределение тактов обеспечивается распределителями 14 и 8 тактов (фиг.10).

Коды номеров тактов распределителями 14 и 8 распределяются по различным рабочим местам в соответствии с программой, заложенной в распределители 14 и 8 тактов группой пользователей, одновременно работающих на данной АЦВС. Распределение тактов по рабочим местам осуществляется с помощью входов 169 и 150 распределения тактов.

Рассмотрим такт Т<. Пусть на вход

169, узла 168(подана логическая

"1", а на входы 169 узлов 168 —

168 — логический "0", кроме того, на вход 150, подан логический "0".

При этом только элемент 170 узла 168

I обеспечивает в такте Т возможность управления АВМ по входам 21„ — 24< автономного управления. При совпадении номера такта (в данном примере такта Т,) с номером такта, заданным оператором с входа 171 выбора номера такта, сигнал разрешения с выхода элемента И 170 поступает через элемент ИЛИ 172 на входы элементов

И 26<- 281, и подготовленная на нем адресная, командная и числовая информация поступает с выходов элементов И 26 — 28 к шинам ABM 2, на шине 19 номера такта которой в это же время находится номер такта Т и, следовательно, в блоках 29 памяти и узлах памяти блоков 34"и таймера

30 выбрана зона памяти, соответствующая данному такту.

Аналогично рассмотренному такт Т обеспечивает работу по входам автономного управления 21 — 24 соответствующей подачей сигналов на входы

169 и 150<(фиг.10), а такт Т„,—

ЦВМ 1. В последнем случае номер так- та Т с выхода дешифратора 156 проос

1259300 ходит только на выход элемента И

151, (сигнал "0" с входа 169,„узла

168, через элемент HF. 152 „, и сиг- нал "I" с входа 150 дают разрешение на элемент И 151щ) и поступает в мультиплексор 3, обеспечивая в такте Т возможность управления системой только от вицеотерминала 11

Аналогично могут быть распределены остальные такты для ЦВМ и устройств автономного управления ABM.

При решении сложных задач, требующих большого количества операционного оборудования, пользователь может испольэовать несколько тактов. В этом случае соответственно сокращается число рабочих мест, при этом на все входы 169 и 150 (фиг.!О) должна быть подана согласованная информация в соответствии с распределением рабочих 20 мест.

В данной АЦВС используются следующие типы взаимодействия между ЦВМ и другими устройствами системы: процессорный обмен информацией (обеспечи- 25 вается контроллером 4 передачи дан— ных),обмен в режиме прерывания программы цифрового процессора 9 (обес— печивается контроллером 7 прерываний), внепроцессорный обмен информа-g0 .цией обеспечивается контроллером 5 прямого доступа к блоку 10 памяти).

Взаимодействие между ЦВМ 1 и АВМ

2, осуществляемое посредством контроллеров 4, 5 и 7, мультиплексора 3 и распределителя 6 прерываний, происходит для ввода исходной информации в ABM 2, необходимой для решения задачи, для обмена между ЦВМ 1 и 40

ABM 2 результатами решения цифровой и аналоговой частей задачи на данном шаге решения, для вывода в ЦВМ 1 результатов решения в АВМ 2, дпя задания режимов работы ABM 2 и контроля 4> ее состояния.

В общем случае цифровой процессор 9 в системе выполняет функции вычисления и управления. Вычислительные функции процессора 9 полностью определяются решаемой задачей и пред- ставляют собой набор математических и логических операций, выполняемых универсальной ЦВМ. Так, при моделировании динамических систем, описы-,. ваемых дифференциальными уравнениями, типичной операцией является цифровое интегрирование, выполняемое одним из известных методов, например, методом

Эйлера, Адамса, Рунге-Кутта и т.п.

К функциям управления процессора

9 относится ввод (вывод) информации в (иэ) ABM 2 через контроллер 4 передачи данных, заполнение регистров контроллера 5 прямого доступа к памяти, осуществление арбитража между запросами устройств (контроллеры 5 и 7) на управление системной шиной.

Укаэанные функции управления определяются структурой системы и являются общими при решении практически любой задачи в системе.

На фиг.12 показан алгоритм решения в системе аналоговой задачи, для которой цифровой процессор 9 выполня— ет функции управления, на фиг.13— один из возможных вариантов цифрового процессора 9, выполняющего функ1 ции блока управления вводом — выводом и реализующего данный алгоритм.

В процессе решения задачи процессор 9 выполняет программу, хранимую в блоке 10 памяти. Каждая команда программы процессора выполняется за пять тактов в следующей последовательности: такт 1 — запись адреса текущей команд1 из регистра 217 команд в регистр 230 адреса и формирование адреса следующей команды в регистре

226 данных (первый тактовый импульс

ТИ ); такт 2 — запись адреса следующей команды в регистр 217 (второй тактовый импульс ТИ ); такт 3 — выборка текущей команды из блока 10 памяти в регистр 208 инструкций и дешифрация кода команды (третий тактовый импульс ТИ ); такт 4 — выборка операнда из блока 10 памяти или регистра мультиплексора 3 в регистр 226 данных процессора (четвертый тактовыи импульс

ТИ4) такт 5 — пересылка операнда из регистра 226 данных в блок 10 памяти или регистр мультиплексора 3 (пятый тактовый, импульс ТИ ).

Тактовые импульсы с выхода генератора 233 через элемент И 235 при отсутствии сигнала РПД и единичном состоянии триггера 236 поступают на счетчик 240 импульсов, который соединен с дешифратором 239, .циклически вырабатывающим серию из пяти импульсов ТИ вЂ” ТИ,.

27 )259

Триггер 236 находится в единичном состоянии при поступлении на первый вход через элемент ИЛИ 237 сигналов

"Пуск" или ПРЕР1.

При поступлении сигнала ОСТ, РП или "Общий сброс" на элемент ИЛИ 238 осуществляется сброс счетчика 240 и триггера 236 в нулевое состояние.

Перед началом работы процессор сигналом "Общий сброс" устанавливает !О триггеры и счетчик тактовых импульсов в исходное состояние.

Цифровой процессор начинает ра.ботать при получении сигнала "Пуск", который запускает через элементы !5 ,.ИЛИ 237, И 235 и триггер 236 счетчик

240 тактовых импульсов и осуществляет через элемент ИЛИ 2)6 запись в регистр 217 команд начального адреса программы, поступающего через 20 группу элементов ИЛИ 221 с шифратора 223.

Первый тактовый импульс ТИ, через группу элементов И 218, группу элементов ИЛИ 211 и элемент ИЛИ 229 25 осуществляет запись содержимого регистра 217 в регистр 230 адреса. Одновременно содержимое регистра 217 поступает на первый вход сумматора

2l9, на младший разряд второго входа которого поступает +1, в качестве которой используется сигнал "Ожидание" и которая снимается при выпополнении команды "Ожидание". На выходе сумматора 219 формируется адрес следующей команды, который через группу элементов И 220 при наличии

ТИ и группу элементов ИЛИ 222 записывается в регистр 226 данных тактоВым импульсом ТИ! поступающим через 40 элемент ИЛИ 225 на вход записи регистра 226.

Вторым тактовым импульсом ТИ осуществляется запись адреса команды иэ регистра 226 в регистр 2)7, обеспе-, 45 чиваемая элементом ИЛИ 228, группой элементов И 227, группой элементов

ИЛИ 221 и элементом ИЛИ 216.

Третий тактовый импульс ТИ, используя элемент ИЛИ 232 и группу элементов И 231, адрес текущей команды из регистра 230 адреса выставляет на шину адреса А.

Одновременно триггер 197 "Чтение" устанавливается в единичное. состояние сигналом ТИ через элемент ИЛИ

196 и выдает на системную шину сигнал "Чтение". Сигнал ТИ через эле300 28 менты ИЛИ 191 и 192 при отсутствии запрещающих сигналов с элементов НЕ

2!5 и !94 устанавливает в единичное состояние триггер 193, который выдает на системную шину сигнал Сх3.

Блок 10 памяти, получив Сх3, осу— ществляет чтение ячейки, адрес которой находится на системной шине.

Содержимое этой ячейки поступает по шине данных Д в процессор 9. После чтения ячейки блок 10 памяти выставляет сигнал СхИ, сообщающий процессору 9 о том, что данные находятся на системной шине. Сигнал СхИ через элемент ИЛИ 195 сбрасывает триггеры 19.7 и 193 в нулевое состояние.

Данные с шины Д поступают в регистр 208 инструкций и записываются сигналом с выхода элемента И 207, сформированным сигналами ТИ и СхИ.

Пусть команда в регистре 208 представляет собой команду пересылки данных из ячейки блока 10 памяти в регистр РАвв с контроллера 5.

Первая группа разрядов команды содержит код команды и поступает из регистра 208 на дешифратор 212.

Вторая группа разрядов команды представляет собой адрес ячейки блока 10 памяти, в которой содержатся данные для регистра РАвво контроллера 5.

Третья группа разрядов команды содержит адрес регистра РАвво контроллера 5.

На четвертом тактовом импульсе вторая группа разрядов команды из регистра 208 через группу элементов

И 209 и группу элементов ИЛИ 211 поступает в регистр 230 адреса, а затем через группу элементов И 231 на шину адреса А.

Одновременно дешифратор 2)2 формирует сигнал "Пересылка", поступающий через элементы И 213 и ИЛИ 196 на триггер 197. На системную шину триггер 197 выдает сигнал "Чтение".

Тактовый импульс ТИ взводит триггер

193, который выдает на системную ши- ну сигнал Сх3.

Блок )О памяти, получив Сх3, осуществляет чтение заданной ячейки аналогично чтению команды на третьем тактовом импульсе ТИ>.

Выполнив чтение, блок 10 памяти выставляет данные на шине Д и сигнал

СхИ. Через группы элементов ИЛИ 221 и 222 данные записываются в регистр

29 1259

226 при получении импульса записи от элементов И 224 и ИЛИ 225.

Сигнал СхИ сбрасывает триггеры " !

93 и )97 в нулевое состояние.

На пятом тактовом импульсе третья группа разрядов команды из регистра

208 через группу элементов И 210 и группу элементов ИЛИ 211 поступает в регистр 230 адреса и из него через группу элементов И 231 на шину адре- 1О са А. Содержимое регистра 226 через группу элементов И 227 поступает на шину Д. Сигнал "Пересылка" с дешифратора 212 через элемент И 214 взводит триггер !98, выдающий на системную !5 шину сигнал Запись . ТИ взводит триггер 193, выдающий на шину сигнал

Сх3.

Контроллер 5 дешифрирует адрес своего регистра РАвво и по сигналу 20

Сх3 осуществляет запись в него данных с шины Д. По окончании операции

"Запись" контроллер 5 выставляет сигнал СхИ, который сбрасывает тригге— ры 193, 197 и 198 в нулевое состоя- 2 ние.

Аналогично выполняются команцы по заполнению остальных регистров контроллера 5 к передаче в РКС мультиплексора 3 команды Íà÷àòü работы

КПД " °

Контроллер 5 осуществляет ввод информации из .блока 10 памяти в РДвв самостоятельно, без участия процессора. Получив команду "Начать рабату 35

КПД, контроллер 5 выставляет сигнал запроса прямого доступа ЗПД для получения системной шины в свое распоряжение.

В процессоре 9 сигнал ЗПД посту- 4() пает на выход элемента И 202 только при отсутствии сигналов РПД и РП и только по заднему фронту импульса ТИ с выхода элемента И 235, по переднему фронту которого переключается счетчик.240. Последнее условие исключает потерю импульсов ТИ! — ТИиз-за несинхронного поступления сигнала ЗПД. Сигнал с выхода элемента

И 202 взводит триггер 203, и на сис- б темную шину поступает сигнал разрешения прямого доступа РПД„

Получив РПД, контроллер 5 начинает обмен информацией на шине. При этом сигнал ЗПД держится до тех 55 пор, пока не закончится обмен.

Одновременно сигнал РПД через элементы HE 234 и И 235 останавливает

300 счетчик тактовых импульсов, т.е. при- останавливает работу цифрового процессора. В .рассматриваемом примере приостанавливается выполнение процессором команды по пересылке в РДвв мультиплексора 3 из блока )0 памяти команды "Пуск задачи". После окончания обмена контроллер 5 снимает с шины сигнал ЗПД, при этом через элемент НЕ 200 триггер 203 сбрасывается в нулевое состояние. Сброс РПД разрешает работу счетчика тактовых импульсов, т ° е. продолжается работа цифрового процессора, в результате которой выполняется пересылка в РДвв команды "Пуск задачи i".

Затем цифровой процессор выполняет команду Ожидание, т.е. он ждет прерывание от ABM об окончании ее работы.

При выполнении команды "Ожидание" не происходит увеличения содержимого регистра 217 на +1, так как у сумматора 219 блокируется вход +1 сигна— лом "Ожидание" через элемент HE 215.

Поэтому процессор повторяет команду Ожидание" до тех пор, пока не получит сигнал прерывания.

Сигнал Ожидание" с выхода элемента НЕ 215 блокирует также группы элементов И 209 и 210, элементы

И 213, 214 и 192, поэтому в регйстрах 226 и 230 записываются "О", триггеры 193, 197 и )98 остаются в нуле" вом состоянии, Для передачи сигнала прерывания АВ)1 должна запросить шину !

3. Контроллер 7 выставляет запрос

ЗП, который поступает в процессор 9 через элемент И 205 на триггер 206.

Последний взводится задним фронтом импульса. ТИ при отсутствии сигналов

РП или РПД. На шину поступает сигнал разрешения передачи РП.

Этоr же сигнал РП через элемент

ИЛИ 238 сбрасывает триггер 236 и счетчик 240 тактовых импульсов в нулевое состояние °

Контроллер 7, получив сигнал разрешения передачи РП, сбрасывает сигнал ЗП и передает в процессор сигнал ПРЕР, а по шине Д вЂ” начальный адрес программы обработки прерывания °

В рассматриваемом примере эта программа представляет собой программу вывода данных из РДвд мультиплексора

3 в блок 10 памяти. Сбрасываемый сигнал ЗП через элемент НЕ 204 уста31 1259 навливает триггер 206 в нулевое состояние.

При отсутствии на шине сигнала

СхИ на выходе элемента И 199 вырабатывается сигнал ПРЕР1, который через элементы ИЛИ 237, И 235 и триггер

236 запускает счетчик 240 тактовых импульсов. Кроме этого, сигнал

IIPEP1 обеспечивает запись начального адреса программы обработки прерыва- lp ния с шины Д через элемент ИЛИ 216 в регистр 217.

Затем процессор начинает выполнять программу, начальный адрес которой указан контроллером 7. Работа процессора в этом случае аналогична рассмотренной.

Процессор заканчивает работу по команде Останов, которая сбрасывает триггер 236 и счетчик 240 в ну- 20 левое состояние. В приведенном на фиг.10 примере распределения рабочих мест такт Т отдан ЦВМ. Вся информация в этом такте поступает от системной шины 13 через регистр 185 25 данных ввода мультиплексора 3 (фиг.!1) на входы групп элементов

И 188-190 и на входы дешифратора

187 типа информации и с шины 15 числа через регистр 186 данных вывода 3!! на системную шину 13.

Регистры 182 команд и состояний загружаются от системной шины 13 через группу элементов И 181, считыВаются на системную шину 13 через группу элементов И 180 и содержат всю управляющую информацию для связи ABM в соответствующем такте с системой в виде команд и признаков, например: начать работу контроллера прямого доступа к памяти (КЛД), конец работы КЛД, начало обмена и др.

Сигнат Т. поступает в соответству-! ющий разряд регистра 182 команд и состояний, устанавливая его в единичное состояние, означающее готовность совместной работы ЦВМ и АВТ в такте

Т;. Дешифратор 187 типа информации определяет направление передачи поступающих от системной шины 13 данных — на шину 16 адресов, на шину 17 команд или на шину 15 числа.

При процессорном обмене каждое передаваемое слово обрабатывается программой цифрового процессора 9, который занят только выполнением программы обслуживания АВМ (приоритет этой программы устанавливается

300 32 наивысшим). Взаимодействие АВМ с процессором 9 организуется с помощью программно доступных регистров !82, 185 и 186 мультиплексора 3 под управлением контроллера 4 передачи pàíных. Данный вид обмена используется, например, при вводе в ABM команд

"Пуск задачи" и Чтение регистра ко— манд и состояний". Контроллер 4 (фиг.ll) содержит дешифратор 174 адреса регистра, который формирует сигналы для выбора одного из регистров мультиплексора 3 через элементы .

И 175 †1 и дешифратор 173 кода операции, который определяет операцию. выполняемую выбранным регистром-чтение содержимого регистра или запись слова в регистр. При этом ответный синхроимпульс СхИ вырабатывается элементом ИЛИ 179 . Процессор 9 при вводе в ABM или выводе из нее каждого слова осуществляет чтение соответствующего регистра команд и состояний, следя за разрядом готовности работы в данном такте.

Обмен в режиме прерывания программы цифрового процессора 9 реализуется с использованием распределителя 6 прерываний и контроллера 7 прерываний (фиг.14). Запрос прерывания формируется в случаях превышения времени работы контроллера 5 прямого доступа к памяти в режиме обмена данными (фиг.14, сигналы Кон.КПДi и где 1 i m) при появлении сигналов от компараторов 20 АВМ 2 (фиг.14, сигналы ПРЕР1, где 1 < i n).

Запросы прерываний поступают в распределитель 6 прерываний на элемент

ИЛИ 247. При одновременном поступлении нескольких запросов на прерывание распределитель 6 выделяет толь— ко один из них (в соответствии с установленным приоритетом, реализуемым НЕ 251-253 и И 248-250 ), который поступает на одну из групп элементов

И 243 и 244 контроллера 7 прерываний, а также устанавливает триггер 242 этого контроллера в единичное состояние (на фиг.!4 схема пок; зана для

m=2 и п=2). С выхода триггера 242 формируется запрос ЗП на системную шину 13. При разрешении прерывания (сигнал РП) на выходе элемента И 241 появляется сигнал ПРЕР, а на выходе одной из групп элементов И 243 и

244 контроллера 7 с помощью шифраторов 245 или 246 адреса вектора пре1259 рывания формируется адрес вектора прерывания, т.е. адрес ячейки блока

10 памяти, в которой расположен начальный адрес программы обслуживания данного прерывания от ABM. 5

Для ввода массивов данных в ABM u организации обмена данными между

АВМ и блоком 10 памяти в каждом цикле интегрирования в предложенной системе используется внепроцессорная 1О передача данных между ABM и указанным блоком памяти, организуемая с помощью контроллера 5 прямого доступа к памяти и обеспечиваюшая обмен ин,формацией беэ участия процессора 9. !5

Контроллер 5 прямого доступа к памяти имеет наивысший приоритет в системе. Передача управления контроллеру

5 не вызывает изменения состояния цифрового процессора 9, поэтому АВМ 20 получает быстрый доступ к шине 13.

Скорость обмена данными с использованием контроллера 5 является максимальной и определяется быстродействием блока 10 памяти и АВМ 2. 25

Контроллер 5 (фиг. 15), содержит для каждого из m тактов четыре регистра: регистр-счетчик 272 адреса ввода (РАвв), указывающий начальный адрес ячейки оперативного запоминающе- 30 го устройства !О, начиная с которой находится необходимая информация для данного такта АВМ; регистр-счетчик

279 слов ввода (РСвв), указывающий количество вводимых слов в заданном такте в ABM регистр-счетчик 276 адреса вывода (РАвд), указывающий начальный адрес ячейки блока 10 памяти, в которую и в следующие за ней ячейки записывается выводимая в данном 10 такте из ABM информация; регистрсчетчик 283 слов вывода (РСвд), указывающий количество выводимых слов в данном такте из ABM.

Используются четыре фазы работы контроллера 5 — загрузка регистров, инициирование работы, обмен ипформацией и завершение работы.

Вначале осуществляется последовательная загрузка всех перечисленных регистров процессором 9 через шину

l3, причем адрес регистра определяется дешифратором 285 адреса регистра, а запись в регистр осуществляется сигналом Сх3 с системной шины 13, и ответ на который через элемент

И 287 и элемент 288 задержки импульсов Т вырабатывается ответный сиг3О0 34 нал СхИ, поступающий на системную шину 13. Сх3 проходит на выход элемента И 287 только в том случае, если дешифратор 285 дешифрирует адрес одного из регистров контроллера 5, при этом элемент ИЛИ 286 дает разрешающий сигнал на вход элемента

И 287.

Инициирование работы контроллера

5 осуществляется двумя способами: программой процессора 9 при необходимости ввода исходных данных в АВМ, для чего в регистр 182 команд и состояний, соответствующий данному такту, программа устанавливает указатель "Начать работу КПД", который через элемент ИЛИ 259 передается на триггер 258 контроллера 5, и таймером 30 реального времени при организации обмена данными между ABM u цифровым процессором 9 в каждом цикле интегрирования, для чего через элемент ИЛИ 259 на триггер 258 контроллера 5 таймер 30 передает указатель "Начало обмена" (t „,).

По сигналу инициации триггер 258 устанавливается в единичное состояние, посылая запрос прямого доступа

ЗПД на шину 13. Получив разрешение работать с шиной, контроллер 5 организует операцию чтения данных из блока 10 памяти по адресу, указанному в регистре-счетчике 272; адреса ввода РАвв i. Так как регистр-счетчик 279, находится не в нулевом состоянии, то дешифратор 280, нулевого кода через элемент НЕ 260; дает разрешающий сигнал на элемент И 261 и через элемент ИЛИ 262 на шину 13 поступает сигнал "Чтение", через группу элементов И 273 — адрес ячейки памяти, с выхода элемента

ИЛИ 262 через элемент И 263 формируется сигнал ЗПРДвв, по которому данные из выбранной ячейки памяти посылаются через элемент ИЛИ 183 (фиг.11) в регистр 185 данных ввода РДвв, расположенный в мультиплексоре 3, через элемент ИЛИ 264 формируется сигнал, устанавливающий триггер 265 в единичное состояние, при этом с выхода. триггера 265 через элемент И 270 на системную шину 13 поступает сигнал

Сх3.

После принятия слова с системной шины 13 поступает сигнал СхИ, по которому содержимое регистра-счетчика

272; адреса ввода РАввх и регистра40

После завершения работы контроллера в последнем из разрешенных так35 1259 счетчика 279; РСвв через элементы

И 271 и 278 уменьшается на единицу, делается попытка сбросить триггер

265 в нулевое состояние, а элементы

И 263 и 270 сигналом СхИ с выхода элемента НЕ 269 блокируются на время действия сигнала СхИ.

Операция чтения прекращается, когда содержимое регистра-счетчика

279; равно "0" или когда окончится сигнал такта Т;, поступающий от узла 168, распределителя 14 тактов. В первом случае сигнал дешифратора

280, блокирует элемент И 261; и через элементы И 267; разрешает работу регистра-счетчика 276, адреса вывода

РАвв i и регистра-счетчика 283; слов вывода РСвд i.

Если регистр-счетчик 283; находится не в нулевом состоянии, то дешифратор 284; нулевого кода через элемент HE 266; дает разрешающий сигнал на элемент И 267; °

После поступления от распределителя 14 m тактов сигнала синхронизации 25 вывода на элемент И 267; через элемент ИЛИ 268; на шину поступает сигнал "Запись" и контроллер 5 переходит к операции записи данных в блок

10 памяти, посылаемых из регистра

186 данных вывода контроллера 3 по адресу, указываемому в регистре-счетчике 276, адреса вывода РАвд i, поступающему через элемент И 267; на

I шину 13. Данная операция протекает

35 аналогично операции чтения.

После передачи слова содержимое регистров-счетчиков 276 и 283; через элементы И 275; и 282 ° уменьшается на единицу.

В случае окончания сигнала такта

Т; приходит запрещающий сигнал с элемента И 267,, сообщающий об окончании такта Т;, на группу элементов

И 277;, и контроллер 5 прямого дос- 45 тупа начинает работу с регистрамисчетчиками 272,, и 279;,1 аналогично работе с регистрами-счетчиками 272, и 279, .

Свою работу контроллер 5 завершает, если содержимое регистров-счетчиков 279, и 283; равно "0", В этом случае через элемент И 281; формируется сигнал "Конец работы КПД", передаваемый в распределитель 6 прерываний.

300 36 тов на всех входах элемента И 289 устанавливаются единичные уровни сигналов и триггер 258 сбрасывается в нулевое положение, снимая сигнал ЗПД.

В качестве примера рассмотрим также решение аналогр-цифровой задачи при работе предлагаемой АЦВС в режиме разделения времени, причем задача использует i-й такт АВМ 2.(фиг.lб и 17), Весь процесс решения можно разбить на два этапа: ввод исходных данных, необходимых непосредственно для решения задачи; процесс интегрирования и обмен информацией в конце каждого шага цифрового интегрирования между АВМ и ЦВМ.

На первом этапе решения задачи ввод исходных данных в ABM (ввод значений коэффициентов, масштабирования, нелинейнь|х зависимостей, задание режимов работы блоков, данных системы автокоммутации и т.д.) осуществляется с использованием контроллера 5 прямого ° доступа к памяти, который обеспечивает наиболее быстрый способ передачи данных. Для этого перед началом ввода через процессорную связь вносится значение начального адреса в РАвв i, количество передаваемых слов в РСвв i и команда "Начать работу Kllg i" в регистр 185; (PKC i).

После получения разрешения работать контроллер 5 начинает считывание данных из ячеек блока 10 памяти, адреса которых указываются в РАвв

Считывание данных из блока 10 памяти продолжается до тех пор, пока РСвв i не установится в нулевое положение, при этом в регистре PKC i записывается указатель "Конец работы КПД".

Необходимо учитывать, что АВМ 2 сохраняет состояние, соответствующее такту. Т;, только АТ/ш в течение цикла 6t ° При смене Т, состояния АВМ 2 на Т;, работа контроллера 5 блокиру-. ется и возобновляется в следующем цикле lit при установлении состояния Т, .

К исходным данным, необходимым для решения задачи, относятся значе- ния моментов времени начала t и окончания „ю обмена информацией, величины которых определяются пользователем для решаемой задачи и вво.дятся в процессе ввода данных в узел памяти таймера 30. Значение й„ оп ределяет окончание шага цифрового интегрирования и начало обмена данЗ7 1259 ными между ABM 2 и ЦВМ 1, а значение t — контроль окончания обмена на данном шаге цифрового интегрирования °

После получения сообщения об окончании ввода данных процессор 9 заполняет регистры РАвв i, РСвв 1, РАвд i и РСвд i в контроллере 5,,так как в процессе обмена данными может быть как ввод, так и вывод данных. Первый 10 этап решения аналого-цифровой задачи заканчиьается передачей через процессорную связь команды "Пуск зада.чи". После этого начинается второй этап, т.е. ABM 2 и ЦВМ 1 переходят 15 к процессу интегрирования.

В конце каждого шага цифрового интегрирования процессор 9 в выделенные для АВМ ячейки блока 10 памяти записывает всю необходимую дпя 20 обмена информацию и читает РКС i, в соответствующий разряд которого таймер 30 помещает единицу в момент

Если эта единица обнаружена процессором 9, то его программа прерывается и выдает сообщение о превышении шага интегрирования, если обнаружится нулевое состояние данного разряда

PKC i, то превышения шага нет. Сигнал t,o также инициирует работу кон- 30 троллера 5 для обмена информацией, который заканчивает свою работу при

PCaai PCapi=0 и помещает в PKCi указатель, "Конец работы КПД ".

Если этот указатель выработается до прихода сигнала t ц от таймера, 10 ) то процессор 9, прочитав указатель

"Конец работы KIIgi", переходит к второму циклу интегрирования.

В противном случае распределитель 40

6 прерывания, получив сигналы t от таймера 30 и не получив Конец работы KIIgi" от контроллера 5, передает к контроллеру 7 прерывания сигнал на передачу в процессор 9 вектора 45 прерывания (элементы НЕ 256 и ?57, И 254 и 255, фиг.14).После принятия вектора прерывания процессор 9 выдает на видеотерминал ll сообщение оператору "Превышение времени обмена".50

Очевидно, что аналого-цифровая задача может решаться не в одном, а в нескольких тактах ABM 2, вплоть до

m, причем в каждом такте используется все операционное оборудование

АВМ. 2.

Решение m аналоговых задач в режиме разделения времени реализуется на

Зоо 38 приоритетной основе. Операционная система каждой задаче присваивает определенный приоритет и обеспечивает в первую очередь выполнение программы с наивысшим приоритетом. Каждая задача решается в АВМ 2 в свой такт времени и использует все оборудование АВМ. B этом случае процессор

9 выполняет функции обслуживания

АВМ 2 или осуществляет подготовку задач к решению.

Пользователь взаимодействует с системой через видеотерминал 11, осуществляя вызов своей программы, ее запись и останов или корректировку ее параметров.

При использовании различных зон блоков 29 памяти и узлов памяти блоков 34 в режиме работы системы без разделения времени в АВМ 2 пользователь имеет возможность решать одну аналого-цифровую или аналоговую задачу с m кратным изменением масштабов путем переключения по программе процессора 9 счетчика 155 в необходимое из m его состояний (в режиме без разделения времени распределитель 14 ш тактов остановлен).

Применение в блоках 29 памяти и узлах памяти блоков 34 и таймера 30 современных элементов памяти (например, элементы серии 188) обеспечивает ряд дополнительных эксплуатационных удобств при работе с аппаратурой, например возможность отключения питания ABM на длительное время без потери информации, что особенно существенно для оператора, управляющего ABI в автономном режиме (без . использования ЦВИ), поскольку при отключении питания обеспечивается запоминание значений коэффициентов масштабирования, функциональных зависимостей и установленных между блоками связей.

Формула и з о б р е т ения

1.Аналого-цифровая вычислительная система, содержащая блок управления вводом-выводом, блок памяти, аналоговую вычислительную машину, мультиплексор, контроллер передачи данных, контроллер прямого доступа к памяти, блок распределения запросов прерываний и контроллер прерываний, причем входы синхроимпульса исполнителя блока управления вводом-выводом и

39 125 контроллера прямого доступа к памяти соединены через шину синхроимпульса исполнителя с выходами синхроимпульса исполнителя блока памяти, контроллера передачи данных и контроллера прямого доступа к памяти, вход прерывания программы блока управления . вводом-выводом соединен с выходом запроса прерывания программы контроллера прерываний, входы и выходы данных блока управления вводом-выводом соединены через шину данных с входами и выходами данных блока памяти, с первыми группами входов и выходов данных мультиплексора, выходами данных контроллера прерываний и входами данных контроллера прямого доступа к памяти, вход запроса прямого доступа к памяти блока управления вводом-выводом соединен с выходом запроса прямого доступа к памяти, контроллера прямого доступа к памяти, вход запроса передачи данных блока управления вводом-выводом соединен с выходом запроса передачи дан- ных контроллера прерываний, выход разрешения прямого доступа к памяти блока управления вводом-выводом сое.— динен с входом разрешения прямого доступа к памяти контроллера прямого доступа к памяти, выход разрешения передачи данных блока управления вводом-выводом соединен с входом разрешения передачи данных контроллера прерываний, выходы синхроим- 35 пульса задатчика блока управления вводом-выводом и контроллера прямого доступа к памяти соединены через шину синхроимпульса задатчика с входами синхроимпульса задатчика блока 40 памяти и контроллера прямого доступа к памяти, выходы чтения данных блока управления и контроллера прямого доступа к памяти через шину чтения соединены с входом чтения бло- . 45 ка памяти, выходы записи данных блока управления вводом-выводом и контроллера прямого доступа к памяти че,рез шину записи соединены с входом записи в память блока памяти, выходы 5Р адресов блока управления вводом-выводом через шину адресов соединены с входами и выходами адресов контроллера прямого доступа к памяти и входами адресов блока памяти и контроллера передачи данных, вторые группы входов и выходов данных мультиплексора соединены соответственно с входа \

9ЗОО 40 ми и выходами данных аналоговой вычислительной машины, выходы адресов и команд запуска мультиплексора соединены с входами соответственно адресов и команд запуска аналоговой вычислительной машины, первая группа управляющих входов мультиплексора соединена с группой управляющих выходов контроллера передачи данных, группа информационных входов блока распределения запросов прерываний соединена с выходами запросов прерываний аналоговой вычислительной машины, группа выходов блока распределения запросов прерываний подклю г чена к группе входов запросов прерываний контроллера прерываний, входы пуска и общего сброса системы соедииены соответственно с входами пуска и.сброса блока управления ввоцом-выводом, отличающаяся тем, что, с целью упрощения системы за счет уменьшения количества аналоговых вычислительных машин в m раз (где m — - число одновременно решаемых задач), она содержит системный распределитель m тактов, выходы которого соединены с второй группой управляющих входов мультиплексора, вход записи-считывания системного распределителя m тактов соединен с выходом записи-считывания аналоговой вычислительной машины, выходы текущего номера такта аналоговой вычислительной машины соединены с первой группой тактовых входов системного распределителя m тактов и входами текущего номера такта контроллера прямого доступа к памяти, вторая группа тактовых входов системного распределителя ш тактов соединена с выходами выбранного номера такта аналоговой вычислительной машины, синхронизирующие выходы аналоговой вычислительной машины соединены с синхрониэирующими входами контроллера прямого доступа к памяти, третьей группой управляющих входов мультиплексора и с входами синхронизации блока распределения запросов прерываний, входы требований прямого доступа контроллера прямого доступа к памяти соединены с выходами требований прямого доступа мультиплексора, выходы управления прерываниями контроллера прямого доступа к памяти соединены с управляющими входами блока распределения запросов прерываний, группа

12593

25 выходов окончания прямого доступа контроллера прямого доступа к памяти соединена с входами окончания прямого доступа мультиплексора, выход до-1 ступа в память которого соединен с входом доступа в память аналоговой вычислительной машины, входы автономного задания команд запуска, данных и адресов системы соединены с входами автономного задания соответственно команд, данных и адресов аналоговой вычислительной машины, первая, вторая и третья группы входов выбора номера такта системы соединены соответственно с первой и 15 второй группами входов выбора номера такта аналоговой вычислительной машины и входами выбора номера такта системного распределителя m тактов, входы синхроимпульсов исполне- 2п ния системы соединены с входами синхроимпульсов исполнения аналоговой вычислительной машины.

2. Система по .1, о т л и ч аю щ а я с я тем, что блок управления вводом-выводом содержит генератор импульсов, счетчик, триггер синхроимпульса задатчика, триггер чтения, триггер записи, триггер разрешения прямого доступа, триггер раз—

30 решения прерывания, триггер пуска, регистр адреса, регистр данных, регистр инструкций, регистр команд, сумматор, дешифратор команд, дешифратор тактов, шифратор начального З5 адреса, девять элементов И, десять элементов ИЛИ, три группы элементов

ИЛИ, пять элементов НЕ и формирователь одиночного импульса, причем выход генератора импульсов соединен с 4О первым входом первого элемента И, второй вход которого подключен к выходу первого элемента НЕ, вход которого соединен с прямым выходом триггера разрешения прямого доступа, который подключен к выходу разрешения прямого доступа к памяти блока, . выход триггера пуска соединен с .третьим входом первого

50 элемента И, выход которого соединен со счетным входом счетчика и с входом-.формирователя одиночного импульса, выход которого подключен к первым входам второго и третьего элементов И, вход сброса счетчика соединен с входом установки в "0" триггера пуска и с выходом первого элемен00 42 та ИЛИ, первый вход которого соединен с первым выходом дешифратора К0манд, второй выход которого подключен к входу второго элемента НЕ, выход которого соединен с первыми входами четвертого, пятого, шестого. элементов И, с первыми входами элементов И первой и второй групп и с входом разрешения работы сумматора, второй вход первого элемента ИЛИ соединен с прямым выходом триггера разрешения прерывания и с выходом разрешения передачи данных блока, третий вход первого элемента ИЛИ соединен с входом общего сброса блока, подключенного к первому входу вто-. рого элемента ИЛИ, второй вход которого соединен с входом третьего элемента НЕ, с первыми входами седьмого и восьмого элементов И и с входом синхроимпульса исполнителя блока, вход установки в "1" триггера разрешения прямого доступа соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с первым входом четвертого элемента ИЛИ и с выходом девятого элемента И, первый вход которого соединен с входом запроса прерывания программы блока, второй вход девятого элемента И соединен с выходом третьего элемента

НЕ,и с вторым входом четвертого элемента И, выход которого соединен с входом установки в 1 триггера синхроимпульса задатчика, вход установки в "0 которого подключен к выходу второго элемента ИЛИ и к входам установки в "0" триггера записи и триггера чтения, выход триггера синхроимпульса задатчика соединен с выходом синхроимпульса задатчика блока, выход триггера чтения соединен с выходом чтения данных блока, выход триггера записи соединен с выходом записи данных блока, второй вход третьего элемента ИЛИ соединен с вторым входом четвертого элемента ИЛИ, с выходом шифратора начального ад— реса, с входом сброса регистра инструкции и с входом пуска блока, третий выход дешифратора команд соединен с вторым входом пятого элемента

И и с вторым входом шестого элемента И, выход которого соединен с входом установки в "1" триггера записи, входы дешифратора команд соединены с выходами первой группы выходов регистра инструкций, вторая группа выходов которого подключена к вторым

1259

43 входам элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы, вторые входы которых подключены к выходам элементов И второй группы, вторые входы которых соединены с третьей группой выходов регистра инструкций, третьи входы элементов

ИЛИ первой группы соединены с выходами элементов И третьей группы, ТО первые входы которых соединены с выходами регистра команд, входы данных которого соединены с входами данных регистра инструкций, с первыми входами элементов ИЛИ второй 15 группы и с выходами элементов ИЛИ третьей группы, выходы счетчика импульсов соединены с входами дешифратора тактов, первый выход которого соединен с вторыми входами элемен- 20 тов И третьей группы, с первыми входами пятого и шестого элементов ИЛИ и с первыми входами элементов И четвертой группы, выходы которых соединены с вторыми входами элементов 25

ИЛИ второй группы, выходы которых подключены к входам данных регистра данных, выходы которого соединены с первыми входами элементов И пятой группы, выходы которых соединены с ЗО первыми входами элементов ИЛИ третьей группы и с выходами данных блока, .с которыми соединены выходы шифратора начального адреса, второй выход дешифратора тактов соединен с первым входом седьмого элемента ИЛИ и с третьим входом четвертого элемента

ИЛИ, выход которого подключен к входу записи регистра команд, третий выход дещифратора тактов соединен с 4О первыми входами восьмого, девятого и десятого элементов ИЛИ и с вторым входом восьмого элемента И, выход которого подключен к входу записи регистра инструкций, четвертый выход 4> дешифратора тактов соединен с треть ими входами элементов И первой группы, с вторыми входами шестого, восьмого и девятого элементов ИЛИ, с вторым входом седьмого элемента И и с третьим входом пятого элемента И, выход которого соединен с вторым входом десятого элемента ИЛИ, выход которого подключен к входу установки в "1" триггера чтения, пятый выход дешифратора тактов соединен с третьими входами элементов И второй группы, с третьим входом шестого элемента И, вторыми входами пятого и седь300 44 мого элементов ИЛИ, с третьими входами шестого, восьмого и девятого элементов ИЛИ, выход седьмого элемента И соединен с третьим входом пятого элемента ИЛИ, выход которого подключен к входу. записи регистра данных, выход шестого элемента ИЛИ подключен к входу записи регистра адреса, входы данных которого соединены с третьими входами элементов ИЛИ второй группы, с выходами элементов

ИЛИ первой группы и с информационными входами сумматора, выходы которого соединены с вторыми входами элементов И четвертой группы, выход седьмого элемента ИЛИ соединен с вторыми входами элементов И пятой группы, выход восьмого элемента ИЛИ соединен с первыми входами элементов И шестой группы, вторые входы которых соединены с выходами регистра адреса, а выходы — с выходами адресов блока, третьи входы которого соединены с вторыми входами элементов ИЛИ третьей группы, выход девятого элемента ИЛИ соединен с третьим входом четвертого элемента И, вход запроса прямого доступа к памяти блока соединен с вторым входом второго элемента И и с входом четвертого элемента НЕ, выход которого соединен с входом установки в "0" триггера пуска, вход установки в

"1" которого соединен с выходом второго элемента И, третий вход которого соединен с инверсным выходом триггера пуска и вторым входом третьего элемента И, выход которого соединен с входом установки в "1" триггера разрешения прерывания, инверсный выход которого соединен с четвертым входом второго элемента И и с третьим входом третьего элемента

И, четвертый вход которого соединен с входом запроса передачи данных блока и с входом пятого элемента НЕ, выход которого подключен к входу установки в "0" триггера разрешения прерывания.

3. Система по п.l о т л и ч а ющ а я с я тем, что системный распределитель m тактов содержит m элементов И и m элементов НЕ, причем первый вход i-го элемента И, где

i=1, соединен с i-м входом первой группы тактовых входов системного распределителя m тактов, второй вход i-ro элемента И соединен с вы г 1259 ходом i-ro элемента НЕ, вход которого соединен с i-и входом второй группы тактовых входов системного распределителя m тактов, третьи входы элементов И соединены с входами выбора номера такта системного pac— пределителя m тактов, четвертый вход

i-ro элемента И соединен с входом записи-считывания системного распределителя m тактов, выходы элементов 1п

И соединены с выходами системного распределителя m тактов.

4. Система по п.1, о т л и ч а ющ а я с я тем, что мультиплексор со15 держит m+2 регистров, дешифратор, два элемента ИЛИ, 2m+3 групп элементов И, причем входы данных регистра данных вывода соединены с второй группой входов данных мультиплексора, вход считывания регистра данных вывода соединен с выходом первого элемента ИЛИ, первый вход которого соединен с входом чтения мультиплексора, второй вход первого элемента

ИЛИ соединен с первым входом первой группы управляющих входов мультиплексора, выходы регистра данных вывода подключены к первой группе выходов данных мультиплексора, входы

30 данных регистра данных ввода соединены с первой группой входов данных мультиплексора, вход записи регистра данных ввода соединен с выходом второго элемента ИЛИ, первый вход которого соединен с вторым входом за-З5 писи мультиплексора, второй вход второго элемента ИЛИ соединен с вторым входом первой группы управляющих входов мультиплексора, первая группа выходов регистра данных ввода соеди- 40 иена с входами дешифратора, первый выход которого соединен с первыми входами элементов И первой группы и с выходом доступа в память мультиплексора, второй выход дешифратора 45 соединен с первыми входами элементов И второй группы, третий выход дешифратора соединен с первыми входами элементов И третьей группы, вторые входы элементов И первой группы соединены с второй группой выходов регистра данных ввода, с которыми соединены также вторые входы элементов И второй и третьей групп„ выходы элементов И первой группы соединены с второй группой выходов данных мультиплексора, выходы элементов И впорой группы соединены с выходами

300 адресов мультиплексора, выходы элементов И третьей группы соединены с выходами команд мультиплексора, первый вход i-го регистра команд (1 6 i «6 тп) соединен с i-м входом третьей группы управляющих входов мультиплексора, вторые входы регистров команд соединены с входами окончания прямого доступа мультиплексора, третий вход i-го регистра команд соединен с 1-м входом второй группы управляющих входов мультиплексора, остальные входы -го регистра команд соединены с выходами элементов И (3+i)-й группы, первые входы которых соединены с (2+i) м входом первой груйпы управляющих входов мультиплексора, вторые входы элементов И (3+i)-й группы подключены к первой группе входов данных мультиплексора, первые выходы регистров команд соединены с выходами требований прямого доступа мультиплексора, остальные выходы i-го регистра команд соединены с первыми входами элементов И (3+m+i)-й, группы, вторые входы которых соединены с (2+m+i)-м входом первой группы управляющих входов мультиплексора, а выходы элементов И (3+m+i)-й группы подключены к первой группе выходов данных мультиплексора.

5. Система по п.1, о т л и ч аю щ а я с я тем, что контроллер передачи данных содержит дешифратор кода операции, дешифратор адреса ре-. гистра, элемент ИЛИ и 2|п+2 элементов И, причем первый выход группы управляющих выходов контроллера сое-, динен с выходом первого элемента И и с первым входом элемента ИЛИ, второй выход группы управляющих выходов контроллера соединен с выходом второго элемента И и вторым входом элемента ИЛИ, выход которого подключен. к выходу синхроимпульса исполнителя контроллера, входы дешифратора .кода операции и дешифратора адреса регистра соединены с входами адресов контроллера, первый выход дешифратора кода операций соединен с первым входом (2+i)-ro элемента И (1 i < m) и с первым входом второго элемента

И, второй выход дешифратора кода операции соединен с первым входом (2+m+i)-го элемента И и с первым входом первого элемента И, i-й выход дешифратора адреса регистра соединен

1259

47 с вторыми входами (2+д)-го и (2+m+

+i)-ro элементов И, (m+i)-й выход дешифратора адреса регистра соединен с вторым входом первого элемента И, (m+2)-й выход дешифратора адреса регистра соединен с вторым входом второго элемента И, выход (2+i)-ro элемента И соединен с (2+i) м выходом группы управляющих выходов контроллера и с (2+i)-м входом элемента

ИЛИ, выход (2+m+i)-ro элемента И соединен с (2+m+i)-м выходом группы управляющих выходов контроллера и с (2+m+i)-м входом элемента ИЛИ.

6. Система по п.1, о т л и ч а— ю щ а я с я тем, что контроллер прямого доступа к памяти содержит четыре группы счетчиков, два триггера, две группы дешифраторов нулевого кода, дешифратор адреса, две груп- 20 пы элементов НЕ, элемент НЕ, пять элементов ИЛИ, девять групп элементов И, пять элементов И и элемент задержки, причем входы данных счетчиков первой, второй, третьей и чет25 вертой групп подключены к входам данных контроллера, вход выбора каж,дого счетчика первой, второй, третьей и четвертой групп подключен к соответствующему выходу дешифратора З0 адреса, первая группа входов которого соединена с входами адресов контроллера, вторая группа входов — с первой группой управляющих входов контроллера, счетный вход д-го счет- 35 чика первой группы (1 i «< m) подключен к выходу i-го элемента И первой группы, счетный вход l.-го счетчика второй группы подключен к выходу i-ro элемента И второй группы> 40 счетный вход i-ro счетчика третьей группы подключен к выходу i-ro элемента И третьей группы, счетный вход .i-го счетчика четвертой группы подключен к выходу i-ro элемента И чет- 45 вертой группы, первые входы элементов И первой, второй, третьей, четвертой групп подключены к входу син.хроимпульса исполнителя контроллера, второй вход i-ro элемента И первой 50 группы соединен с выходом i-го элемента И пятой группы, с -м входом элемента ИЛИ, с первыми входами i-x элементов И шестой группы и с вторым входом i-го элемента И третьей груп-55 пы, второй вход i-го элемента И второй группы соединен с выходом i-го элемента И седьмой группы, с i-м вхо300 48 дом второго элемента ИЛИ, с первыми входами >-х элементов И восьмой группы и с вторым входом >-го элемента И четвертой группы, выходы

i-го счетчика первой группы соединены с вторыми входами >-х элементов

И шестой группы, подключены к выходам адресов контроллера, выходы >-го счетчика второй группы соединены с вторыми входами i-х элементов И восьмой группы, выходы элементов И восьмой группы подключены к выходам адресов контролера, выходы i-ro счет— чика третьей группы подключены к входам i-го дешифратора нулевого кода первой группы, выход которого соединен с первым входом i-ro элемента И девятой группы, с первым входом i-го элемента И седьмой группы и через i-й элемент НЕ первой группы — с первым входом i-ro элемента

И пятой группы, выходы > ro счетчика четвертой группы подключены к входам >†- ro дешифратора нулевого кода второй группы, выход которого соединен с вторым входом 1-ro элемента

И девятой группы и через -й элемент НЕ второй группы — с вторым входом i-ro элемента И седьмой группы, входы текущего номера такта контроллера соединены с вторыми входами.элементов И пятой группы и третьими вхо— дами элементов И седьмой группы, выходы элементов И девятой группы соединены с выходами управления прерываниями контроллера и с 1-ro no m- é выходы группы выходов окончания прямого доступа контроллера, к (m+1)-му и (m+2)-му выходам группы выходов окончания прямого доступа контроллера подключены выходы соответственно второго и третьего элементов И, первые входы второго, третьего и четвертого элементов И соединены с выходом элемента НЕ, вход которого подключен к входу синхроимпульса исполнителя контроллера, выход первого элемента ИЛИ соединен с вторым sxoдом третьего элемента И и выходом чтения данных контроллера, выход второго элемента ИЛИ соединен с вторым входом второго элемента И и выходом записи данных контроллера, синхронизирующие входы контроллера подключены к первым m входам третьего элемента ИЛИ, входы требований прямого доступа контроллера подключены к последующим m входам третьего элемента

ИПИ, выход которого соединен с вхо49 1259300 дом установки в "1" первого п триггера, выход которого соединен к с выходом запроса прямого доступа с к памяти контроллера, вход разре- т шения прямого доступ» к памяти 5 контроллера соединен с третьн ими входами элементов И пятой И группы и с четвертыми входами в элементов И седьмой группы, вход д синхроимпульса задатчика контрол- !О rp лера соединен с входом записи

Н каждого счетчика первой, второй, не третьей и четвертой групп и эл с первым входом гятого элемента

1И, второй вход которого под- !5 д ключен к выходу четвертого элемента до

ИЛИ, входы которого подключены к выходам дешифратора адреса, выход пятого элемента И через элемент задержки соединен с выходом синхроимпульса ис- 20 ю полнителя контроллера, выход синхро- пр импульса задатчика которого соедиг нен с выходом четвертого элемента И, второй вход четвертого элемента И в соединен с выходом второго триггера, 25 вход установки в 0", которого подключен к входу синхроимпульса исполнителя контроллера, вход установки рь в "1" второго триггера соединен с вы- м ходом пятого элемента ИЛИ, первый 30 тр вход которого подключен к выходу первого элемента ИЛИ, а второй вход— в к выЖду второго элемента ИЛИ. ч

7. Система по п.1, о т л и ч а ю щ а я с я тем, что блок распределителя запросов прерываний содержит элемент ИЛИ, m+n-1 элементов НЕ первой группы (n — количество компараторов аналоговой вычислительной машины), 1n+n-1 элементов И первой группы, в которой i-й элемент И (! i < m+n-1) имеет i+1 вход, m элементов НЕ второй группы и m элементов И второй группы, причем первый вход группы информационных входов блока соединен с первым входом элемента ИЛИ, с первым выходом группы выходов блока, с входом первого эле мента НЕ первой группы, выход которого соединен с первыми входами элементов И первой группы, j-й вход группы информационных входов блока (2 j е n) соединен с j-м входом элемента ИЛИ, с j -м входом (j 1)-ro элемента И первой группы, с входом

j-го элемента НЕ первой группы„ выход которого соединен с j-ми входами последующих m+n+j элементов И ервой группы, управляющие входы блоа через вторую группу элементов НЕ оединены с первыми входами элеменов И второй группы, вторые входы оторых соединены с входами синхроизации блока, выход k-ro элемента второй группы соединен с (n+k)-м ходом элемента ИЛИ, с (n+k) ì вхоом (n+k-!)-го элемента И первой уппы, с входом (n+k)-го элемента

Е первой группы, выход которого соедин с (и+1)-ми входами последующих ементов И первой группы, выход го элемента И первой группы соеинен с (+!)-м выходом группы выхов блока, выход элемента ИЛИ соедин с (ш+и+1)-м выходом группы выодов блока.

8. Система по п.1, о т л и ч а— щ а я с я тем, что контроллер ерываний содержит элемент И, тригер, m+n шифраторов и m+n групп элентов И, причем i-й вход группы ходов контроллера прерываний, где

+ i m+n, соединен с первыми входами элементов И i-й группы, (ш+п+1)-й ход группы входов контроллера пре ваний соединен с первым входом элеента И и с входом установки в "1" иггера, второй вход элемента И, орые входы элементов И групп и ход установки в "0" триггера подклюены к входу разрешения передачи данных контроллера прерываний, выходы i-ro шифратора соединены с третьими входами соответствующих элементов H i-й группы, выход элемента И подключен к выходу запроса прерывания программы контроллера прерываний, выход триггера подключен к вы ходу запроса передачи данных контроллера, выходы элементов И группы подключены к выходам данных контроллера.

9 . Аналоговая вычислительная машина, содержащая 2 m группы элементов И, а блоков интегрирования, Ъ блоков суммирования, с блоков масштабирования, d блоков нелинейного преобразования, е блоков перемножения, f блоков цифроаналогового преобразования, g блоков аналого-цифрового преобразования, h аналоговых коммутаторов, компараторов и таймер (m — число одновременно решаемых задач; а-h, n — максимальное количество соответствующих блоков, требующееся при решении одной из m задач,, 1259300

5 вычислительной машины, входы автоном52

1О

55

51 причем выходы элементов И i-й группы (i=1 m) соединены с выходами данных аналоговой вычислительной машины, первые входы элементов И i x(i=

=1 m) групп подключены к входам автономного задания данных аналоговой ного задания адресов которой соединены с первыми входами элементов

И j-x(j= m, .m) групп, выходы которых соединены с входами адресов аналоговой вычислительной машины, вторые входы элементов И i-й группы (i--l,m) соединены с вторыми входами элементов И 2i-й группы и подключены к вхо- 15 дам синхроимпульсов исполнения аналоговой вычислительной машины, адресные входы блоков масштабирования, блоков аналого-цифрового преобразования, блоков цифроаналогового преобра- 20 зования, блоков нелинейного преобразования и первая группа управляющих входов аналоговых коммутаторов соедииены с входами адресов аналоговой вычислительной машины, входы запуска блоков аналого-цифрового преобразования соединены с входами команд запуска аналоговой вычислительной машины, выходы данных блоков аналогоцифрового преобразования через шину данных аналоговой вычислительной машины соединены с цифровыми информационными входами блоков нелинейного преобразования, а также с выходами данных аналоговой вычислительной машины, аналоговые информационные входь1 блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования; блоков аналого-цифрового преобразования и компараторов соединены с выходами аналоговых коммутаторов, входы опорного напряжения блоков цифроаналогового преобразования соединены с входами опорного напряжения аналоговой вычислительной ма-. шины, выходы блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования соединены с информационными входами аналоговых коммутаторов, адресные входы, входы данных и входы запуска таймера соединены соответственно с входами адресов, входами данных и входами команд запуска аналоговой вычислительной машины, о т л и ч а ю— ,щ а я с я тем, что, с целью упрощения аналоговой вычислительной машины за счет уменьшения в п раз количест\ ва блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования, аналоговых коммутаторов, компараторов и таймеров, она содержит местный распределитель m тактов, a+c+f+h блоков памяти, а аналого-цифровых преобразователей, а цифроаналоговых преобразователей, а групп элементов ИЛИ и а+1 групп элементов И, причем первая группа выходов местного распределителя m тактов соединена с первой группой адресных входов блоков памяти, вторая группа выходов местного распределителя m тактов соединена с входами адресов аналоговой вычислительной машины, выход доступа в память местного распределителя m тактов соединен с входами доступа в память блоков нелинейно го преобразования, таймера и блоков памяти, выход записи в регистры местного распределителя m тактов соединен с входами записи в регистры блоков масштабирования, блоков цифроаналогового преобразования и входами синхронизации записи управляющих сигналов аналоговых коммутаторов, выход записи-считывания местного распределителя m тактов соединен с входами записи-считывания блоков нелинейного преобразования и блоков памяти, выход пуска местного распределителя m тактов соединен с входами пуска блоков интегрирования, входы исходного положения которых соединены с выходом исходного положения местного распределителя m тактов, входы команд запуска местного распределителя m тактов соединены с выходами команд запуска таймера, выход синхронизации вывода местного распределителя ш тактов соединен с первыми входами элементов И j-x групп (j=2m, 2m+a), i-й выход третьей группы выходов местного распределителя тактов (1 «< i а m) соединен с третьими входами элементов

И i-x(i-=l,m) групп и первыми входами элементов И (2m+a+1)-й группы, вторые входы которых соединены с

i-й группой входов автономного задания команд запуска аналоговой вычислительной машины, а выходы — с входами команд запуска блоков аналогоцифрового преобразования, входы дан1259

1О

50

53 ных блоков масштабирования и блоков цифроаналогового преобразования и вторые группы управляющих входов ана-логовых коммутаторов соединены с выходами соответствующих этим блокам блоков памяти, входы данных которых соединены с входами данных аналоговой вычислительной машины, вход начальных условий j-го (1=1,а) блока интегрирования соединен с выходом

j-го цифроаналогового преобразователя, информационные входы которого соединены с выходами j-го блока памяти, входы данных которого соединены с выходами элементов ИЛИ 15

3-й группы, первые входы которых подключены к входам данных аналоговой вычислительной машины, а вторые входы соединены с выходами элементов И j-й () =

=2га, 2в1тт) группы, вторые входы которых соединены с выходами

j-го блока аналого-цифрового преобразования, вторая группа адресных входов блоков памяти соеди- 25 иена с входами адресов аналоговой вычислительной машины, синхронизирующие выходы таймера соединены с синхронизирующими выходами аналоговой вычислительной машины, четвертая и пятая группы выходов местного распределителя m тактов соео динены соответственно с выходами текущего номера такта и выходами выбранного номера такта аналоговой вычислительной машины, инверсный выход записи-считывания местного распределителя т тактов соединен с выходом записи-считывания аналоговой вычислительной машины, выходы ком- 40 параторов соединены с выходами запросов прерываний аналоговой вычислительной машины, первая и вторая группы входов выбора номера такта местного распределителя m тактов 45 соединены соответственно с первой и второй группами входов выбора номера такта аналоговой вычислитель. ной машины.

10. Аналоговая вычислительная машина, содержащая т групп элементов И, m.à блоков интегрирования, Ь блоков суммирования, с блоков масштабирования, d блоков нелинейного преобразования, е блоков перемножения, f блоков цифроаналогового преобразования, g блоков аналого-цифрового преобразования, h айалоговых коммутаторов, и компараторов (где m — число одновременно решаемых задач; a-h, n — максимальное количество соответствующих блоков, требующееся при решении одной из m задач), причем выходы элементов.И

i-й группы (i=l,m) соединены с выходами данных аналоговой вычислительной машины, первые входы элементов

И i-x(i=1,m) групп подключены к входам автономного задания данных аналоговой вычислительной машины, входы автономного задания адресов которой соединены с первыми входами

В элементов И i.-x(i=m,2m) групп, выходы которых соединены с входами адресов аналоговой вычислительной машины, вторые входы элементов i-й группы (i=1 ш) соединены с вторыми входами элементов И 2i i-й группы и подключены к входам синхроимпульсов исполнения аналоговой вычислительной машины, адресные входы блбков масштабирования, блоков аналого-циф-. рового преобразования, блоков цифроаналогового преобразования, блоков нелинейного преобразования и первая группа управляющих входов аналоговых коммутаторов соединены с входами адресов аналоговой вычислительной машины, входы запуска блоков аналогоцифрового преобразования соединены с входами команд запуска аналоговой вычислительной машины, выходы данных блоков аналого-цифрового преобразования через шину данных аналоговой вычислительной машины соединены с цифровыми информационными входами блоков нелинейного преобразования, а также с выходами данных аналоговой вычислительной машины, аналоговые информационные входы блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков аналого-цифрового преобразования и компараторов соединены с выходами аналоговых коммутаторов, входы опорного напряжения блоков цифроаналогового преобразования соединены с входами опорного напряжения аналоговой вычислительной машины, выходы блоков интегрирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования соединены с информационными входами аналоговых коммутаторов, ад- ресные входы, входы данных и входы 55 1259 запуска таймера соединены соответственно с входами адресов, входами данных и входами команд запуска аналоговой вычислительной машины, о т л ич а ю щ а я с я тем, что, с целью упрощения аналоговой вычислительной машины за счет уменьшения в ш раз количества блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования, блоков аналого-цифрово го преобразования, аналоговых коммутаторов и компараторов, она содержит (2ш+1)-ю группу элементов И, 15 местный распределитель ш тактов и .В

c+f+h блоков памяти, причем первая группа выходов местного распределителя m тактов соединена с первой группой адресных входов блоков памя- 20 ти, вторая группа выходов местного распределителя m тактов соединена с входами адресов аналоговой вычисли тельной машины, выход доступа в память местного распределителя m так.тов соединен с входами доступа в память блоков нелинейного преобразования, таймера блоков памяти, выход записи в регистры местного распределителя ш тактов соединен с входами записи в регистр блоков масштабирова- . ния, блоков цифроаналогового преобразования и входами синхронизации записи управляющих сигналов аналоговых коммутаторов, выход записи-счи- 35. тывания местного распределителя m тактов соединен с входами записи-считывания блоков нелинейного преобразования и блоков памяти, выход пуска местного распределителя m тактов 49 соединен с входами пуска блоков интегрирования, входы исходного положения которых соединены с выходом исходного положения местного распределителя m тактов, входы команд запуска которого соединены с выходами команд запуска таймера, выход синхронизации вывода местного распределителя m тактов соединен с входами пуска блоков аналого-цифрового преобра- 50 зования, i-й выход третьей группы выходов местного распределителя m тактов (i=1,m) соединен с третьими входами элементов И i=x(i=1 2m) групп и первыми входами элементов 55

И (2ш+1)-й группы, вторые входы элементов И (2ш+1)-й группы соединены с i-й группой входов автономного за300 56 дания команд запуска аналоговой вычислительной машины, а выходы — с входами команд запуска блоков аналого-цифрового преобразования, входы данных блоков масштабирования и блоков цифроаналогового преобразования и вторая группа управляющих входов аналоговых коммутаторов соединены с выходами соответствующих этим блокам блоков памяти, входы данных которых соединены с входами данных аналоговой вычислительной машины, вторая группа адресных входов блоков памяти соединена с входами адресов аналоговой вычислительной машины, синхронизирующие выходы таймера соединены с синхронизирующими выходами аналоговой вычислительной машины, четвертая и пятая группы выходов местного распределителя m тактов соединены соответственно с выходами текущего номера такта и выходами выбранного номера такта аналоговой вычислительной машины, инверсный выход записи-считывания местного распределителя m тактов соединен с выходом з аписи-считывания аналоговой вычислительной машины, выходы компараторов соединены с выходами запросов прерываний аналоговой вычислительной машины, первая и вторая группы входов выбора номера такта местного распределителя ш тактов соединены соответственно с первой и второй группами входов выбора номера такта аналоговой вычислительной машины.

11. Машина по пп.2 и 3, о т л ич а ю щ а я с я тем, что местный распределитель ш тактов содержит генератор импульсов, счетчик развертки, счетчик тактов, дешифратор номера такта, дешифратор интервалов, два триггера, пять элементов И, группу элементов И, формирователь одиночного импульса, элемент задержки и ш узлов распределения тактов, каждый узел распределения тактов содержит группу из m элементов И и элемент

ИЛИ, причем выход генератора импульсов соединен с входом формирователя одиночного импульса и входом счетчика развертки, выход последнего- разряда которого соединен с входом счетчика тактов, выходы которого подключены к входам дешифратора номера такта и к первой группе выходов распределителя, выходы счетчика тактов под57 1259 ключены к входам дешифратора интервалов и к первым входам элементов И группы, выход формирователя одиноч.ного импульса соединен с первым входом первого элемента И и через эле5 мент задержки — с первым входом второго элемента И, первый выход дешифратора интервалов соединен с входом установки в "1" первого триггера, вход установки в 0 которого соеди- 10 нен с вторым выходом дешифратора интервалов, третий выход которого соединен с входом установки в "1" второго триггера, вход установки в "0" которого соединен с четвертым выходом 15 дешифратора интервалов и с первым входом третьего элемента И, выход которого соединен с выходом синхронизации вывода распределителя, прямой выход первого триггера соединен с вторыми входами элементов И первой группы, с вторыми входами первого и второго элементов И и с прямым выходом записи-считывания распределителя, инверсный выход первого 25 триггера соединен с инверсным выходом записи-считывания распределителя, выходы элементов И первой группы соединены с второй группой выходов распределителя, выход первого элемента И соединен с выходом доступа в память распределителя, выход второго элемента И соединен с выходом записи в регистры распределителя, вход пуска группы входов команд

35 распределителя соединен с вторым входом третьего элемента И и с первым входом четвертого элемента И, выход которого соединен с выходом пуска распределителя, вход исходного положения группы входов команд распре40 делителя соединен с первым входом пятого элемента И, выход которого соединен с выходом исходного положения распределителя, вторые входы четвертого и пятого элементов И сое45 динены с выходом второго триггера, i-й выход дешифратора номера тактов (l < i m) соединен с i — м выходом четвертой группы выходов распределителя и с первым входом 1-го элемента

И группы i-ro узла распределения тактов, второй вход которого соединен с 1-м входом выбора номера такта распределителя, третий вход i-го элемента И группы i-го узла распределения тактов соединен с i-м входом второй группы входов выбора номера тактов распределения, выход i-ro

300 58 элемента И группы i-ro узла распределения тактов соединен с -м входом элемента ИЛИ, выход которого соединен с 1.-м выходом третьей группы выходов распределителя, пятая группа выходов распределителя соединена с вторыми входами элементов И группы i-го узла распределения тактов, !

2. Машина по пп.2 и 3, о т л ич а ю щ а я с я тем, что блок масштабирования или блок цифроаналогового преобразования содержит р умножающих цифроаналоговых преобразователей, р регистров, р элементов

И, дешифратор, причем входы дешифратора соединены с адресными входами блока, i-й выход дешифратора, где

1 i р, соединен с первым входом

i-го элемента И, вторые входы элементов И соединены с входом записи в регистры блока, выход i-го элемента

И соединен с входом синхронизации

i-ro регистра, выходы которого соединены с информационными входами

i-ro умножающего цифроаналогового преобразователя, входы данных i-го регистра соединены с входами данных блока, аналоговый выход i-го умножающего цифроаналогового преобразователя соединен с i-м информационным выходом блока, вход опорного напряжения i-го умножающего цифроаналогового преобразователя соединен с i-м входом опорного напряжения блока.

13. Машина по пп,2 и 3, о т л ич а ю щ а я с я тем, что блок нелинейного преобразования содержит . аналогогибриднокодовый преобразователь, два узла памяти, два регистра, три цифроаналоговых преобразователя, инвертирующий усилитель, аналоговый сумматор, генератор тактовых импульсов., группу элементов И, два триггера, три элемента И, четыре элемента ИЛИ, шесть формирователей одиночных импульсов, два элемента цифровой задержки, элемент НЕ, дешифратор, причем входы дешифратора соединены со старшими разрядами адресных входов блока, младшие разряды адресных входов которого соединены с установочными входами аналогогибриднокодового преобразователя, информационный вход которого соединен с аналоговым информационным входом блока, вход записи-считывания которого сое60

59 1259 динен с входом элемента НЕ и с первым входом первого элемента И, вто— рой вход которого соединен с входом доступа в память блока, выход дешифратора соединен с третьим входом первого элемента И, выход которого соединен с входом установки в "1" первого триггера, с входом установки в

0 второго триггера и с входом первого формирователя одиночного импуль- 10 са, выход которого соединен с первым входом первого элемента ИЛИ и с входом второго формирователя одиночного импульса, выход которого соединен с первым входом второго элемента ИЛИ 15 и с входом третьего формирователя одиночного импульса, выход которого соединен с первым входом третьего . элемента ИЛИ и с входом четвертого формирователя одиночного импульса, 20 выход которого соединен с входом установки в "О" первого триггера и с входом пятого формирователя одиноч—

I ного импульса, выход которого соединен с первым входом четвертого 25 элемента ИЛИ, второй вход которого соединен с первым входом второго элемента И и с выходом элемента НЕ, выход четвертого элемента ИЛИ через ,шестой формирователь одиночного им- 30 пульса соединен с вторым входом второго элемента И, третий вход кото.рого соединен с инверсным выходом первого триггера, прямой выход которой через первый элемент Цифровой 35 задержки соединен с первыми входами элементов И группы, входом записи аналогогибриднокодового преобразователя и с входом разрешения записи первого и второго узлов памяти, вы40 ход второго элемента И соединен с вторым входом первого элемента ИЛИ, с вторым входом третьего элемента

ИЛИ, с входом установки в "1" вто45 рого триггера и через второй элемент цифровой задержки с входами синхронизации первого и второго регистров, выход второго триггера соединен с первым входом третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход третьего элемента И соединен с третьим входом четвертого элемента ИЛИ и с вторым входом второго элемента ИЛИ, выход которого соединен с тактовым входом аналогогибриднокодового преобразователя, цифровые выходы которого соединены с адресными входами первого и второго узлов памяти, дополнительные адресные входы которых соединены с дополнительными адресными входами блока, аналоговый выход аналогогибриднокодового преобр.",зователя соединен с входами опорного напряжения, входами первого и второго цифроаналоговых преобразователей, информационные входы первого цифроаналогового преобразователя соединены с выходами первого регистра и с информационными входами третьего цифроаналогового преобразователя, выход которого соединен с первым входом аналогового сумматора, второй вход которого соединен с выходом инвертирующего усилителя, вход которого соединен с выходом первого цифроаналогового преобразователя, информационный выход которого сое— динен с выходом, второго цифроаналогового преобразователя, информационные входы которого соединены с выходами второго регистра, информационные входы которого соединены с выходами второго, узла памяти, вход доступа в память соединен с выходом третьего элемента ИЛИ, информационные входы первого регистра соединены с выходами первого узла памяти, вход доступа в память которого соединен с выходом первого элемента ИЛИ, числовые входы блока соединены с вторыми входами элементов И группы, выходы которых соединены с информационными входами первого и второго узлов па:мяти.

1 259300

0mAJ кЮ м Ф л17 к!4 0rntJ

Фиг. Ъ

И6 к 55

12 59 300

Ь -eve

Юиг. 3

1259300

&и15 Олт19

Хр Ур = КрКр

A ð яг ="гкг фиг. Ф

0m 18 0m 1б Orn 18 0m lб йп 18! 259300

) t3

1

Ъ

ZÄ о, в 3

° Щ

° 8

Ю

4

ffa Входы друга крупа аналойАого каимугпатора

A cd в в

Нйил

Фиг 7

Om J8

Om 16

Ап!8

0m l9

Om SS

Om!8

1259300

1 259 300 к5 —

ОеЛ7 к )8

Фиг.K

1259300 к!7 к1б

A 1Я И 18! 259300

Начало

0,09 заполняет регистры РАВВ;., РАВд„:, РС66,, РС Вд„контроллера 5

Ч/79 лере uem Ю Ркс мультиплексора 3 через контроллер Ф команду „Иач. рао. КП3;;"

Контроллер 5 боодит данные о РПМ мульгаиплек,сора 3 из блока памяти 10 цПВ передает Ю PA Вб мультиплексора 5 через конп7роллер Ф команду "Пуск задачи; "

Horne ариробание о 4

Распределитель б передаem б контроллер 1лреры8ание

Комп роллер 7 передаеги.

ЦП 9 бектор арерыбаиия п9 и о ит данные иэ Рдд мульиплексора 3 8 блок памяти 10

Конец

Фиг. 72 неги сдам, Еспь окончание инте грир.

ММ poem прерыдаиие

Ес/7?ь реп прерывание

1259300

)259300

1259300

gal ë1

Фиг 15

Фие 1б бт /Ц

С инлроии ди додо

o W (Подзолтодна донньа 6 бл ланями И дгм ддода д МОИ и мполнение оееистрод дл дд

Занолнение регисн род

lrqlt; дно одРФеню

Лодголюбна данник дня

re rre д дл. номенов Ю

1259300

Начало

ЦЛ заполняет регистры контроллера б dna î а

272((Рлддт) - ноч. адрес ислодкыз доииэтк для АВзт

279i (Ррддт)- кол-да передадоематл 8 Мдм доннык цтз записетдоет через контроллер тт д регистр /ю((Ркс,) м лыт иплексо 3 команд Начапп д. Нл

Юдд «О

4Р7 заполняет регистры ко иптроллера.б Юля обмена:

РА Af, тодд РА дттдд Рсдыд, Фиа. 17О дызо прозромэат с еоптефюй//Фзмт

Нет Ртта р б дысптойе" т ЗПД

Еста РПД т(онтроллер Я аз .пом.Ю о ипз данные дреамсптр !дд(Р4Вд) Контроллер б помемает

ЯКОЗОПтЕЛВ н НОИ. кто тЗл чиото иелт

НСС указа еля

"Н. род Нле;

Еспэ фщзалмяь

"кои. роб. НЩ

1259300

Контроллер 5 помещаегп д РКСМ указатель „КОН. КПД;;"

@fan читпе Есгпь указатель Послед- нет ний цикл ин7I

РкС "К н. Kpg " йель указателя

»Кон. Кщ;"

Есть ко

Р/ет

Есгпь РП

Контроллер 7 передает о йП оекщор преры5ания .

Фиг.1Ì

Составитель А.Чеканов

Техред М.Ходанич Корректор E.Ðoøêo

Редактор И.Николайчук

Заказ 5124/48 Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,r Ужгород,ул.Проектная,4

Распределигпель б передает. 8 контроллер 7 запрос на преры— оание

Контрол- негп РП пер 7 8ыста8те ЗП цп о ыоает на 8идеотерминал сообщение „Лредышение 8ремени оомена

ЦП через Контроллер 9 передаem о РД88 команду „ Ислоднае положе ние "