Устройство для возведения в степень

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах для получения с высокой достоверностью при наличии импульсных помех во входных цепях и высоким быстродействием одновременно всех степеней числа с первой по N-ю. Работа устройства основана на рекурсивном вычислении степенной функции. Цель изобретения - повьпиение достоверности результата при наличии единичных сбоев в цепях входных данных и повышение быстродействия устройства - достигается введением в устройство, содержащее N вычислительных блоков 2, блок памяти 3 и блок управления 4, вычитателя 13, схемы сравнения 12, коммутатора 1 с соответствующим их подключением. 2 ил. сл

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 С 06 F 7/552

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

1 - с„

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, ""; . " I

К АВТ0РСНОМУ СВИДЕТЕЛЬСТВУ (54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В СТЕПЕНЬ (57) Изобретение относится к вычислительной технике и может быть ис(21) 4070830/24-24 (22) 07.04.86 (46) 30.12.87. Бюл. N - 48 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Лени-, на) (72) А.А.Валов, Л.M.ÂHòêèí и И.В.Герасимов (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1111157, кл. G 06 F 7/552, 1983.

Авторское свидетельство СССР

У 616628, кл. G 06 F 7/552, 1975.

„„SU 1363205 А1 пользовано в вычислительных устройствах для получения с высокой достоверностью при наличии импульсных помех во входных цепях и вь.соким быстродействием одновременно всех степеней числа с первой по N-ю. Работа устройства основана на рекурсивном вычислении степенной Ьункции. Цель изобретения — повышение достоверности результата при наличии единичных сбоев в цепях входных данных и повы- шение быстродействия устройства— достигается введением в устройство, содержащее N вычислительных блоков

2, блок памяти 3 и блок управления

4, вычитателя 13, схемы сравнения 12, ® коммутатора 1 с соответствующим их подключением. 2 ил.

3205 (Х „) =(Х„) + „Х„2 2 +2 Р=(Х„) +

++(q „) С X„ " .. (4.1)

Ю! (Х„„) =(Х )+ (с к) С; 2 (Х ) (4. i) (Х„, ) =(Х„)" + (q.„) С„" 2 (Х„Г, (4.N)

10 где (, ; - число сочетаний из 1 по ш; р — номер старшего значимого разряда двоичного представления (Z„);

15 — номер шага вычислений, начальные условия ." (Х ) -0, i-=1,2..., ° ° ° yN °

Условия окончания вычислительного процесса: Х=Х.„.

20 Установим соответствие между соотношениями (3), (4) и элементами устройства их реализующими.

Выбор значения осуществляется с помощью схемы 12 сравнения, единица

25 на втором выходе которой появляется, если Х больше Х„. Вычисление соотношения (3.1) производится на вычитателе 13, управляющим сигналом с выхода схемы 12 коммутатор 1 подключает на первый вход вычитателя 13 большее из значений Х, Х . Таким образом, результат вычитания всегда является положительной величиной. Реализация соотношений (4.1),...,(4.N) производится соответственно в вычис35 лительных блоках 2.1,...,2Л, при этом на вычислительные блоки 2.1.. ...,2Л константы 2 Р, (2 Р,..., Р1" ..., (Z ) поступают соответственно с первого, второго, ...,И-го выходов

40 блока 3 памяти.

l 36

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах, в которых необходимо получение с высокой достоверностью при наличии импульсных помех во входных цепях и высоким быстродействием одновременно всех степеней числа с первой по N-ю.

Цель изобретения †. повышение достоверности результата при наличии единичных сбоев в цепях входных данных и повышение быстродействия устройства.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 - функциональная схема вычислительного блока.

Схема (фиг. 1) содержит коммутатор

1, N-вычислительных блоков 2.1-2.N блок 3 памяти, блок 4 управления, вход 5 запуска и выход 6 готовности результата устройства, выходы 7.1-7.N результата устройства, информационный вход 8 устройства, На фиг. 2 изображены формирователь 9 произведения, регистр 10, сумматор-вычитатель

11, схема 12 сравнения, вычитатель

13, умножители 14.1-14Л первой группы, умножители 15.1-!5Л второй группы, блоки 16,1-16Л-i хранения коэффициентов. Все блоки и элементы устройства могут быть реализованы на известных микросхемах. . Работа устройства основана на ре. курсивном принципе вычисления степенной функции . Вычисление значения рекурсивно определенной степенной функции для заданного аргумента (основания степени) является многошаговым процессом, так как при вычислении будет отслеживаться разность между исходным и заданным значением аргумента путем положительного или отрицательного наращивания исходного значения аргумента. За счет отслеживания разности удается повысить достоверность рекурсивных вычислений, так как ошибочное значение аргумента можно рассматривать как его новое исходное значение.

Работа устройства основана на следующих рекурсивных соотношениях

ZK=X-XK (3.1) (3.2) Х„„=Х к+Я к 2

q =sign Z = Z 0 к —.1 Z „а Q.

В формирователе 9 произведений первого вычислительного блока 2.1 формируются все члены рекуррентных соотно45 шений (4.1),...,(4.N), содержащие ...,С„ Х„ 2 ("!1. В формирователе 9 .произведений i-ro вычислительного блока 2,i-члены рекуррентных соотно60 шений (4.1),...,(4.Й), содержащие и т.д. При этом бийомиальные коэффициенты С.,Г ...,С„ хранятся в соответствующих блоках 16.1,...,16.N-1

55 хранения кбэФфициентов формирователя

9 произведений первого вычислительного блока 2.1, коэффициенты С С; ,И- !Ф! 1Фйй ...,С!, — в соответствующих блоках

16.1,...,16Л-i хранения коэффициен3 l3 тов формирователя 9 произведений i-го вычислительного блока 2,i и т.д.

Устройство работает следующим образом.. В исходном состоянии все регистры 10 вычислительных блоков 2.1,..., ...,2.N устройства находятся в нуле вом состоянии. На входе 6 готовности результата сформирован единичный сигнал (RA=1), После поступления данных Х на вход 8 данных устройства на вход 5 пуска устройства поступает стробирующий сигнал ST запускающий генератор тактовых импульсов в блоке

4 управления. С входа 6 готовности результата устройства единичный сигнал снимается. Каждый цикл вычислений осуществляется следующим образом.

Сигнал со второго выхода схемы 12 сравнения, принимающий значение, рав ное единице, если Х>Х„ (или нулю, если X X ), поступает на второй вход задания режима блока 4 управления. В соответствии с ним блок 4 управления сигналом с выхода режима настраивает соответствующие сумматоры-вычитатели ll вычислительных блоков

2.1-2.N на суммирование (или вычитание). Сигнал с выхода режима блока

4 управления поступает также на управляющий вход коммутатора 1 и подключает входы к его выходам напрямую (или перекрестно, если на второй вход задания режима блока 4 управления поступает нулевой сигнал со второго выхода схемы 12 сравнения). В результате такого подключения на выходе вычитателя 13 появляется число, равное (Х-Х„). По результату вычитания, являющемуся адресом блока 3 памяти, в последнем производится вы- борка констант 2, 2 Р,...,2, где р — номер старшего разряда, содержащего единицу при двоичном представлении адреса. Эти константы поступа. ют на соответствующие входы первой группы входов вычислительных блоков

2.1,...,2.N. В формирователе 9 произ-ведений каждого i-го вычислительного блока производится умножение этих констант на величину Х„, снимаемую с выхода регистра 10 этого вычислительного блока, и на соответствующие биноминальные коэффициенты, содержа щиеся в блоках 16.1,...,16.N-5. хранения коэффициентов этого вычислительного блока. В результате проведенных операций на первом (И-i)-ом выходах

63205

i-го вычислительного блока формируются все слагаемые рекуррентных соотношений (4,1),...,(4,N), содержащие значения Х„, которые поступают на соответствующие входы второй группы входов вычислительных блоков 2.i+1.. ...2 ° N. Таким образом, на входы с первого по (i-1)-й сумматора-вычитателя 11 i-го вычислительного блока поступают слагаемые рекуррентного соотношения (4.i), содержащие значения Хк соответственно в степенях с первой по (i-l)-ю, íà i-й вход сумматора-вычитателя 11 — константа ? с первого входа констант i-го вычислительного блока, на (i+1)-й вход— значения Х „ с выхода регистра 10.

По тактовому сигналу с блока 4 управления результат суммирования записывается в регистр 10. (k+1)-й шаг вычисления закончен, В результате проведенных операций значение X увеличик лось (или уменьшилось) на величину (2l) . Вычисления на следующем шаге производятся аналогично.

После очередного шага значения Х„ станет равным значению входного аргумента Х. B этом случае единичный сигнал с первого выхода схемы 12 сравнения поступает на первый вход задания режима блока 4 управления, который прекращает выработку тактовых импульсов и формирует единичный сигнал на выходе готовности результата. Цикл вычислений закончен. На выходах 7,1,...,7.N результата находятся все степени (с первой по И-ю для значения входного аргумента) основания степени. Следующий цикл вычислений начинается после поступления на вход 5 пуска устройства запускающего сигнала ST; При этом за исходные значения X принимаются знао чения, вычисленные в предыдущем цикле вычислений.

При наличии единичных сбоев во входных цепях данных, значение входного аргумента Х может измениться.

На следующем шаге изменится и значение Х„ на величину 2, отслеживая изменение Х. Так как к началу очередного шага значение Х восстановится, то на этом шаге восстановится и прежнее значение Х . к

Таким образом, единичный сбой, приведший к искажению значения входного аргумента, не приведет к искаже-. нию результата, а может привести лишь

63205

5 13

1 к увеличению времени вычислений. Число шагов в каждом цикле вычислений при данном алгоритме работы устройства равно количеству единиц в двоичном представлении числа, являющегося разностью между значением входного аргумента Х и значением Х вычисленМр ным в предыдущем цикле вычислений.

Формула изобретения

Устройство для возведения в степень, содержащее N вычислительных блоков (И -,максимальный показатель степени), блок памяти и блок управления, входы задания режима вычислительных блоков объединены, первый вход первой группы информационных входов i-ro (i=1 2,...,И) вычислительного блока подключен к 3.-му выходу блока памяти 1-й (1=1,2,...,i-l) вход второй группы информационных входов i-го, кроме первого, вычислительного блока соединен с 1-м выходом (i-l)-го вычислительного блока, причем i-й вычислительный блок содержит регистр, сумматор-вычитатель и (кроме И-го вычислительного блока), формирователь произведений, выход сумматора-вычитателя i-ro вычислительного блока соединен с информационным входом регистра, управляющий вход подключен к входу задания режима блока, 1-й информационный вход соединен с 1-м входом второй группы информационных входов блока, i-й информационный вход — с первым входом первой группы информационных входов блока, а (i+1)-й информационный входс выходом регистра, тактовый вход которого соединен с тактовым входом

i-ro блока, первый из группы (И-i)-х выходов которого подключен к соответствующему выходу формирователя произведений, о т л и ч а ю m е е с я тем, что, с целью повышения достоверности результата при наличии единичных сбоев в цепях входных данных и повышения быстродействия, в него введены схема сравнения, коммутатор и вычитатель, выход которого соединен с адресным входом блока памяти, а входы — с соответствующими выходами коммутатора, первый и второй информационные входы которого соединены с информационным входом устройст5 ва и выходом результата первого вычислительного блока, подключенного к первому входу схемы сравнения, второй вход которой соединен с информационным входом устройства, первый и второй выходы схемы сравнения соединены соответственно с первым и вторым входами задания режима блока управления, вход пуска и выход готовности результата которого подключены соответственно к входу запуска и выходу готовности результата устройства, тактовые входы всех вычислительных блоков подключены к тактовому выходу блока управления, управляющий выход которого соединен с входами задания режима вычислительных блоков и управляющим входом коммутатора, (N-i+1)-й выход i-ro вычислительного блока соединен с i-м выходом резуль25 тата устройства, р«й (р=2,...,N-i+1) вход первой группы информационных входов i-ro вычислительного блока подключен к (р-1)-му выходу блока памяти, выход регистра i-го (кроме

>0 N-ro) вычислительного блока соединен с первым входом формирователя произведений и (N- +1)-м выходом этого блока, выход регистра N-ro вычислительного блока является выходом блока, при этом формирователь произведений i-ro (кроме N-го) вычислительного блока содержит две группы умножителей и (И-i) блоков хранения коэффициентов, выходы которых подключены к входам первых операндов соответ40 ствующих умножителей первой группы, входы вторых операндов которых соединены с соответствующими входами формирователя произведений и являются входами первой группы входов бло45 ка, а выходы соединены с входами первых операндов соответствующих о телей второй группы, входы вторых операндов умножителей которых подключены к первому входу формирователя произведений, а выходы — к соответствующим выходам формирователя произведений.

Фиг. Р

Составитель А. Валов

Редактор А.Долинич Техред А. Кравчук Корректор В.Бутяга

Заказ 6363/40 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4