Устройство для вычисления корня @ -степени

 

Изобретение относится к цифровой вычислительной технике и может быть применено в цифровых вычислительных машинах и при построении специализированных вычислительных устройств. Цель изобретения - повышение быстродействия при одновременном расширении класса решаемых задач за счет возможности обработки чисел в форме с плавающей запятой. Устройство содержит регистр 3 показателя степени, регистр 4 основания, шифраторы 5, 6 адреса, блоки 7-9 памяти, умножители 10, 11, коммутатор 12, сумматоры 13,14 блок 15 выравнивания порядков, блок 16 управления, регистр 17 результата. Вычисление корня п-й степени в устройстве производится путем вычисления полинома при заранее вычисленных и хранимых в памяти коэффициентов. (П

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

1191 (11) А1

151) 4 G 06 F 7/552

g(P(1Р) ъРgg

Б, „Я

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<»i ИМ 1 ЕИ

18

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4095491/24 — 24 (22) 30.04.86 (46) 15,03.88. Вюл. № 10 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) Н.И. Глотов, Я.F.. Ромм, И.Ф. Сурженко и В.В. Хало (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 868767, кл. G 06 F 15/31, 1978.

Авторское свидетельство СССР № 883898, кл. G 06 F 7/552, 1979. (54) УСТРОЙСТВО Д1Я ВЬ1ЧИСЛЕНИЯ КОРНЯ и-й СТЕПЕНИ (57) Изобретение относится к цифровой вычислительной технике и может быть применено в цифровых вычислительных машинах и при построении специализированных вычислительных устройств. Цель изобретения — повышение быстродействия при одновременном расширении класса решаемых задач за счет возможности обработки чисел в форме с плавающей запятой. Устройство содержит регистр 3 показателя степени, регистр 4 основания, шифраторы 5, 6 адреса, блоки 7-9 памяти, умножители 10, 11, коммутатор 12, сумматоры 13, 14 блок 15 выравнивания порядков, блок 16 управления, регистр 17 результата. Вычисление корня п-й степени в устройстве производится путем вычисления полинома при заранее вычисленных и хранимых в памяти коэффициентов.

1381494! путем вычисления полинома а,х 15

O=o при заранее вычисленных и хранимых в памяти коэффициентах

f (х;, ) ()

Е; Р; С;;

При представлении аргумента в форме с фиксированной запятой или плавающей запятой и апроксимации

25

f(х)= х полином первой степени, с точностью — 4 не хуже Я = 10, вычисляется соответственно по следующим алгоритмам: и

-Гх =Ах+ В ! !

Изобретение относится к цифровой вычислительной технике и может быть применено в цифровых вычислительных машинах и при построении специалиэи5 рованных вычислительных устройств.

Цель изобретения — повышение быстродействия устройства при одновременном расширении класса решаемых задач эа счет обработки чисел в форме 10 с плавающей запятой.

Вычисление корня и-й степени в предлагаемом устройстве производится

Устройство для выключения корня п-й степени содержит первый 1 и второй 2 информационные входы, регистр 3 показателя степени, регистр 4 основания, шифраторы 5 и 6 адреса, блоки

7-9 памяти, умножители 10 и 11, коммутатор 12, сумматоры 13 и 14, блок

15 выравнивания порядков, блок 16 управления, регистр 17 результата, выход 18 результата, входы 19-23 блока выравнивания порядков, сумматор 24, шифраторы 25 и 26, сдвига- тели 27 и 28, выходы 29-31 блока выравнивания порядков, входы 32-35 коммутатора 36 с выходом 37 и входы

38-44 сдвигателей 45 с выходом 46.

Устройство для вычисления корня и-й степени работает следующим образом.

По входу 1 поступает показатель степени корня, а по входу 2 — основание в двоичном коде. В зависимости от содержимого степени корня и подкоренного выражения и при приходе управляющего сигнала со второго выхода блока управления первый шифратор 5 формирует адрес и с первого блока

7 памяти по эт!ц у адресу выбирается

„ -- Ф информация !12 " . По содержимому регистра 4 второй шифратор 6 одновременно с первым шифратором 5 формирует для чисел с фиксированной запятой уф! =р „,ц Я 7 з! для чисел с плавающей запятой, где А, и В; — коэффициенты для данной степени корня и подкоренного выражения;

Х

Р„ — мантисса подкоренного ш„ выражения; подкоренное выражение; 45 порядок подкоренного выражения; и — показатель степени кор ц, где i = 0,1,2...12 !!

Значения Ч2 ", также как и коэффициенты А; и В; вычисляются заранее и хранятся в памяти.

На фиг. 1 изображена структурная схема устройства для вычисления корня и-й степени; на фиг. 2 — схема блока выравнивания порядков; на фиг. 3 и 4 — варианты схем реализации коммутатора и сднигателя соответственно. адрес и со второго 8 и третьего 9 блоков памяти по этому адресу выбирается информация коэффициентов А и В. На первом умножителе 10 по сигналу с третьего выхода блока 16 управления второго блока 8 памяти производится умножение А Х. Затем с выхода первого умножителя 10 и третьего блока 9 памяти поступают числа на блок 15 выравнивания порядков и по сигналу с четвертого выхода блока 16 управления начинается выравнивание порядков.

Если числ . представлены в форме с плавающей запятой, то порядки чисел вычитаются на сумматоре 24, т.е. из порядка коэффициента А вычитается порядок коэффициента В. В зависимости от знака разности порядков и полученного частного шифратора 25 и 26 определяют код сдвига, который подается соответственно на сдвигатели 27 и 28. На информационные входы сдвигателей подаются числовые значения мантисс. Сдвигается та мантисса, порядок которой меньше. После сдвига мантиссы с меньшим порядком и передачи мантиссы с большим порядком без

13814 94 сдвига, информация с выхода сдвигателей 27 и 28 подается на вход сумматора 13 и суммируется, т.е. А;Х+В,.

Знаковый разряд с выхода сумматора

24 подается на входы 33 и 35 комму5 татора 36. В зависимости от значения знакового разряда открывается одна из схем И коммутатора 36 и пропускает больший порядок чисел А, или В; на второй вход второго сумматора 14.

На первый вход сумматора поступает ь р„ порядок выражения 12 " . На выходе сумматора 14 получается результирующий порядок. 15

Результирующая мантисса получается на выходе второго умножителя 11, на первый вход которого поступает юГ р, мантисса 2, а на второй мантисса А;Х + В, . По управляющему сигна- gp лу, приходящему с пятого выхода блока 16 управления выполняется произведение мантисс 2 . (А. Х +В1 ире4 зультирующая мантисса по второму входу записывается н регистр 17, а по первому входу этого регистра записывается порядок. Если подкоренное выражение представлено в форме с фиксированной запятой, то регистр 3, шифратор 5 адреса, блок 7 памяти и сумматор 14 в работу не включаются, т.е. на них не приходят упранляющие сигналы с блока 16 управления, а блок о

15 выравнивания порядков и второй

11 умножитель становятся прозрачными, т.е. пропускают информацию, не иэме 35 няя ее. В результате выполняется алгоритм вида А, Х + В,.

Формула изобретения 40

1. Устройство для вычисления корня и-ой степени, содержащее регистр основания, вход разрешения записи которого подключен к первому выходу блока 45 управления, коммутатор, первый сумматор, регистр результата, о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия при одновременном расширении класса решаемых задач за счет обработки чисел в фор50 ме с плавающей запятой, в него введены регистр показателя степени, первый и второй шифраторы адреса, с первого по третий блоки памяти, первый и второй умножители, второй сумматор и блок выравнивания порядков, причем информационный вход и вход разрешения записи регистра показателя степени подключены соответственно к первому информационному входу устройства и к первому выходу блока управления, информационный вход регистра основания является нторым информационным входом устройства, выход регистра показателя степени и выход группы старших разрядов регистра основания соединены с первым и вторым входами первого шифратора адреса, выход которого подключен к адресному входу первого блока памяти, выход второго шифратора адреса соединен с адресными входами второго и третьего блоков памяти, выход регистра основания подключен к первым входам второго шифратора адреса и первого умножителя, третий вход первого и второй нход второго шифраторов адреса, а также входы выборки первого, второго и третьего блоков памяти подключены к второму выходу блока управления, выход первого блока памяти соединен с входами первых операндов второго сумматора и второго умножителя, входы вторых операндов которых подключены к выходам коммутатора и первого сумматора соответственно, первый выход второго блока памяти соединен с первым информационным входом коммутатора и первым информационным входом блока выравнивания порядков, второй информационный вход которого подключен к ныходу первого умножителя, а третий информационный вход блока выравнивания порядков и второй информационный вход коммутатора соединены с первым выходом третьего блока памяти, второй выход которого подключен к четвертому информационному входу блока ныраннивания порядков, управляющий нход первого умножителя соединен с третьим выходом блока управления, четвертый выход которого подключен к управляющим входам блока выравнивания порядков и первого сумматора, входы первого и второго операндов которого подключены к первому и второму информационным ныходам блока выравнивания порядков, знаковый выход которого соединен с управляющим входом коммутатора, входы разрешения записи второго сумматора, второго умножителя и регистра результата подключены к пятому выходу блока управления, выходы второго сумматора и второго умножителя соединены соответственно с входами порядка и ман1381494

19

22

23 тиссы регистра результата, выход которого является выходом устройства.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок выравнивания порядков содержит сумма5 тор порядков, первый и второй шифраторы и первый и второй сдвигатели, причем входы первого и второго операндов и вход разрешения записи сумматора порядков являются соответственно первым и третьим информационными и управляющим входами блока, выход знака сумматора порядков соединен с первыми входами первого и второго шифраторов и является знаковым выходом блока, первый и второй информационные выходы сумматора порядков подключены соответственно к вторым входам первого и второго шифраторов, выходы которых соединены с управляющими входами первого и второго сдвигателей, входы значения порядков которых являются соответственно вторым и четвертым информационными входами блока, выходы первого и второго сдвигателей являются первым и вторым информационными выходами блока.

1381494

Составитель Н. Глотов

Техред М.Дидык

Редактор А. Ревин

Корректор Н. Король

Заказ 1184/44 Тирам 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Уигород, ул. Проектная, 4