Аналого-цифровая вычислительная система

 

Изобретение относится к автоматике и вычислительной технике. Целью изобретения является повьшение быстродействия решения векторно-матричных уравнений X АХ + BU с большими значениями элементов матрицы А и вектора-столбца В. Аналого-цифровая вычислительная система содержит шины 1 и 2 передачи мантисс переменных и коэффициентов , шины 3 и 4 передачи порядков переменных и коэффициентов, шину 5 ввода начальных условий и ряд решающих ячеек 6, каждая из которых содержит две группы цифроуправляемых резисторов 7 и 8, три операционных усилителя 9, 13..и 21, весовые резисторы 10, 20 и 22, вычислители -Пи 16 порядков сумматора и интегратора, устройства 12 и 17 автоматической смены масштабов сумматора и интегратора, усилитель 14 с регулируемым коэффициентом усиления, блок 15 переключения емкости, цифроуправляемый резистор 18 начальных условий и управляемый источник 19 опорного напряжения. Повышение быстродействия обеспечивается на основе реализации режима непосредственной корректировки масштабов представления переменных в моменты времени выхода переменных за границы поддиапазонов , 2 З.п.ф-лы, 4 ил. (Л

„„SU„„1420605 А1

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 G 06 J 1 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 ) Н Д ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (Ъг. 1 гЧг 2

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 41 66351 /24-24 (22) 24.12.86 (46) 30.08.88. Бюл. У 32 (72) Е.И, Баду, В.В. Дубаренко и В.N. Перепеч (53) 681..34 (088,8) (56) Витенберг И.М.. Программирование аналоговых вычислительных машин. M.

Машиностроение, 1972, с. 131-137.

Авторское свидетельство СССР

N - 1320821, ил. G 06 J 1/00г 1985. (54) АНАЛОГО-ЦИФРОВАЯ ВЫЧИСЛИТЕЛЬНАЯ

СИСТЕМА (57) Изобретение относится к автоматике и вычислительной технике. Целью изобретения является повышение быстродействия решения векторно-матричных уравнений Х = АХ + BU с большими значениями элементов матрицы А и вектора-столбца В, Аналого-цифровая вычислительная система содержит шины 1 и

2 передачи мантисс переменных и коэффициентов, шины 3 и 4 передачи порядков переменных и коэффициентов, шину 5 ввода начальных условий и ряд решающих ячеек 6, каждая из которых содержит две группы цифроуправляемых резисторов 7 и 8, три операционных усилителя 9, 13„и 21, весовые резисторы 10, 20 и 22, вычислители 11 и 16 порядков сумматора и интегратора, устройства 12 и 17 автоматической смены масштабов сумматора и интегратора, усилитель 14 с регулируемым коэффициентом усиления, блок 15 переключения емкости, цифроуправляемый резистор 18 начальных условий и управляемый источник 19 опорного напряжения. Повышение быстродействия обеспечивается на основе реализации режима непосредственной корректировки масштабов представления переменных в моменты времени выхода переменных за границы поддиапазонов. 2 з.п.ф-лы, 4 ил.

1420605

Изобретение относится к автоматике и вьиислительной технике, в частности к моделированию физических процессов на аналого-цифровых вьиислительных системах.

Цель изобретения — повышение быстродействия решения векторно-матричных уравнений Х = АХ + BU с большими значениями элементов матрицы А и векто- 10 ра-столбца В.

На фиг. 1 изображена блок-схема аналого-цифровой вьиислительной системы (АЦВС); на фиг. 2 — блок-схема вычислителя порядков сумматора (ВПС) 15 и его подключения к узлам решающей ячейки; на фиг. 3 - блок-схема вычислителя порядков интегратора (ВПИ) и

его подключения к узлам решающей ячейки; на фиг. 4 — блок-схема бло- 20 ка выделения максимального кода, Аналого-цифровая вычислительная система содержит (фиг. 1) шину 1 передачи значений мантисс переменных, шину 2 передачи мантисс коэффициен- 25 тов, шину 3 передачи порядков переменных, шину 4 передачи порядков коэффициентов, шину 5 ввода начальных условий (порядков и мантисс переменных) и и решающих ячеек 6,-6„. Каж- 30 дая решаюпдя ячейка 6;(i = 1, ..., n) содержит первую группу 7 цифроуправляемых резисторов (ЦУР), вторую группу 8 цифроуправляемых резисторов (ЦУР), первый операционный Усилитель 35

9 с первым весовым резистором 10 в цепи обратной связи, вычислитель 11 порядков сумматора, устройство 12 автоматической смены масштабов сумматора (УАСМС), второй операционный 40 усилитель 13, усилитель 14 с регулируемым коэффициентом усиления, блок

15 переключения емкости, вычислитель

16 порядков интегратора, устройство

17 автоматической смены масштабов интегратора (УАСМИ), цифроуправляемый резистор 18 начальных условий, управляемый источник 19 опорного напряжения, второй весовой резистор 20 и третий операционный усилитель 21 с третьим весовым резистором 22 в цепи обратной связи. Первая и вторая группа 7 и 8 содержат по m цифроуправляемых резисторов 23 и 24 (фиг ° 2), где m - отражает порядок реализуемой системы векторно-матричных уравне- .

55 ний.

Вычислитель порядков сумматора 11 (фиг. 2) содержит инвертор 25 кода, первую группу сумматоров 26, группу блоков 27 выделения максимального кода, вторую группу сумматоров 28, группу блоков 29 памяти и выходной сумматор 30.

Вычислитель 16 порядков интегратора (фиг. 3) содержит выходной сумматор 31, блок 32 выделения максимального кода, два сумматора 33, два блока 34 памяти и инвертор 35 кода.

Каждый из блоков 27 и 32 выделения максимального кода может быть выполнен (фиг. 4) на двух группах элементов И 36, схеме сравнения кодов 37 и элементе НЕ 38.

На блок-схемах приняты следующие обозначения. х. и а — мантиссы пе3 1 13 ременных и коэффициентов соответсти венно; Й; и а;. - порядки переменных и коэффициентов; Р; - значения порядка; х о"; - начальное условие мантиссы переменной.

Работа аналого-цифровой вычислительной системы основана на использовании метода ступенчатого изменения масштабов.

Согласно этому методу при моделировании векторно-матричного уравнения

4 типа х = Ах + BU составляется объединенная матрица, состоящая из столбцов матрицы А и столбца вектора В .

Элементы этой матрицы представляются в нормальной форме, т.е. oI E, где аР мантисса; P — порядок; Š— основания системы очисления, Е = 10. Далее объединенная матрица разделяется на матрицу мантисс и матрицу порядков и производится нормализация матрицы порядков - вынесение максимального порядка из каждой строки, образуя, таким образом, матрицу-столбец порядков производных. В соответствии со значениями элементов нормализованной матрицы порядков производится изменение значений элементов в матрице мантисс с последующей их выставкой, на аналоговой части системы через интерфейс,,сопряжения на соответствующих цифроуправляемык резисторах, включенных на входах сумматоров модели, Значение элементов матрицыстолбца порядков производных также выставляют через интерфейс сопряжения на соответствующих цифроуправляемых резисторах интеграторов модели.

При выходе какой-либо переменной на границу поддиапазона производят ступенчатое изменение масштаба, что оз14206 начает соответствующее увеличение или уменьшение порядка на единицу.

Ступенчатое изменение масштаба по производной (выход на границу подциапазона выходной машинной переменной

5 сумматора) приводит к изменению соответствующего элемента в матрицестолбце порядков производных и одновременно взаимообратное изменение значений управляемых сопротивлений обратной связи сумматора и на входе интегратора, соединенного с этим сумматором. При выходе на границу поддиапазона какой-либо переменной (выход- 15 ная машина переменная интегратора) производится изменение значения соответствующего элемента в нормализованной матрице порядков с последующей коррекцией значения его мантиссы в матрице мантисс и изменением значений соответствующих регистров на входах сумматоров модели. Если значение порядка в нормализованной матрице порядков превышает нулевое значение, 25 то производят нормализацию строки, в которую входит этот элемент, и соответствующую коррекцию значений элементов в матрице-столбце порядков производных и в матрице мантисс с З0 последующей выставкой этих значений на соответствующих резисторах модели.

В режиме инициализации (фиг. 1) на цифроуправляемых резисторах первой группы 7 выставляются числовые значения мантисс коэффициентов векторно35 матричного уравнения, передаваемые по шине 2 мантисс коэффициентов а - °

11

Одновременно по шине 4 порядков этих коэффициентов передаются кодовые зна- 40 чения порядков на сумматоры 26 вычислителя 11 (кодовые значения порядков передаются четырехразрядным кодом—

3 разряда значения порядка, один pasряд знак порядкау 3 Разряда значе 45 ний порядка полностью включают диапазон реализуемых порядков устройств).

По другим входам сумматоров 26 поступают логические нули. На блоках 27 производится попарное сравнение выходных значений сумматоров 26, определяя максимальный порядок. Значения кодов поступают на схему 37 сравнения (фиг. 4),на выходе которой образуется сигнал логического нуля или

55 единицы в зависимости от того, какой код числа на входе блольше. Соответственно организуется разрешак ций % сигнал непосредственно с выхода схе05

4 мы 37 и элемента 38, которые подсоединены к группам элементов И 36.

Таким образом, на вькоде блока 27 образуется больший из двух сравниваемых кодов. Кодовое значение максимального порядка поступает на вход всех сумматоров 28, куда соответственно на другие входы поступает кодовое значение с выходов сумматоров 26.

На сумматорах 28 происходит вычитание значения максимального порядка из порядков коэффициентов (операция нормализации). С выхода каждого сумматора 28 значение нормализованного порядка поступает на адресный вход соответствующего блока 29 памяти, в котором реализована функцио нальная зависимость перехода от значения порядка в двоичном коде к значению порядка в десятичном коде. Это значение порядка реализуется на цифроуправляемых резисторах 24 второй группы 8. Одновременно значение максимального порядка через сумматор 30 поступает на сумматор 33 (положим, что начальных условий нет) и аналогично через блок 34 памяти реализуется на усилителе 14 с регулируемым коэффициентом усиления в виде соответствующего коэффициента передачи. Так как . усилитель 14 с регулируемым коэффициентом усиления включен в обратную связь операционного усилителя 13 в режиме интегрирования, то общий коэффициент передачи интегратора увеличивается на величину максимального (определенного в процессе нормализации) порядка. Указанные выше операции происходят во всех решающих ячейках.

В режиме решения работа системы происходит следующим образом.

Положим, что мантисса переменной х„ возрастает и достигла верхней границы подциаплзона, устанавливаемого устройством 12. На выходе кода масштаба устройства 12 возникает единичный код, который через инвертор 25 поступает на вход второго слагаемого каждого сумматора 28, что приводит к уменьшению на единицу значения выходного кода этих сумматоров. В связи с этим на выходах блоков 29 памяти значение десятичного порядка уменьшается на единицу. Одновременно на выходе сумматора 30 значение кода порядка увеличивается на единицу, что влечет за собой увеливение порядка

5 14206 (коэффициент передачи) усилителя 14 с регулируемым коэффициентом усиления. Таким образом, коэффициент передачи интегратора усилителя 13 с бло5 ком 15 переключения емкости увеличивается на порядок. Аналогично действия происходят при уменьшении мантиссы переменной х, только в сумматорах 28 прибавляется единица, что влечет за собой увеличение порядка (коэффициента передачи на порядок) на резисторах 24, а у интегратора уменьшение на порядок коэффициента передачи за с чет изменения на поря- 1б док коэффициента усиления на усилителе 14.

Положим, что, возрастая, границы диапазона достигла мантисса х„. Тогда с выхода УАСМИ 17 единичный код че- 20 рез инвертор 35 поступает на сумматор 33 и, вычитаясь, уменьшает значение выходного кода сумматора 33 на единицу, что приводит к уменьшению на порядок коэффициента передачи уси- 25 лителя 14, а следовательно, интегратора. Одновременно единичный код с выхода УАСМИ 17 проходит через <сумматор 31 (поскольку начальные условия отсутствуют, то по другому входу сумматора 31 поступает логический нуль) и поступает по шине 3 порядков переменных на входы соответствующих сумматоров 26 в решающих ячейках.

В рассматриваемой решающей ячейке (фиг. 2) значение кода с выхода сумматора 31 поступает на вход сумматора 26, где складывается с порядком и соответственно а, . При этом могут возникнуть 2 режима. Если порядок на выходе сумматора 26 не превосходит максимальный порядок, установленный в режиме инициализации, то на соответствующем цифроуправляемом резисторе 24 через цепочку сумматор 28 -45 блок 29 памяти устанавливается коэффициент передачи по данному входу усилителя 9, увеличенный на порядок, Аналогичные. операции происходят и в других решающих ячейках, куда на соот-50 ветствующий вход по шине 3 порядков и переменных поступает х,. Если порядок на выходе сумматора 26 превосходит максимальный порядок, то происходит перенормализация (значения порядков сравниваются на блоках 27 и определяется новое значение максимального порядка, которое вычитается из значений порядков на выходах сумматоров

05 6

26 и в сумматорах 28). Результирующие значения порядков на выходах сумматоров 28 поступают на блоки 29 памяти, В результате этой операции на резисторах 24 реализуются новые значения коэффициентов передач, соответствующие новым значениям порядков. На усилителе 14 устанавливается новый коэффициент усиления, соответствующий новому порядку, значение которого передается через сумматор 30, сумматор 33, блок 34 памяти.

При задании начальных условий ман- i

l тисса х „ задается в виде напряжел ния, а порядок х о,— по шине 5 порядков начальных условий. Значение порядка начальных условий поступает на блок 32 и насумматор 33. В результате сравнения максимального порядка при нормализации порядков коэффициентов с порядком начальных условий х, результирующее значение порядка с выхода блока 32 поступает на сумматоры

33,, где вычитается от значений порядков, поступающих по другим входам.

Результирующие значения порядков с выходов сумматоров 33 поступают на блоки 34 памяти, устанавливая соответствующий коэффициент усиления на усилителе 14 и соответствующий коэффициент передачи на резисторе 18 началь" ных условий по входу операционного усилителя 21.

Смена масштабов УАСМИ 17 по мантис. се х„происходит следующим образом.

Выходной импульс производит в блок 15 переключение емкости интегратора в цепи усилителя 13 и одновременно подключает соответствующее значение опорного напряжения на управляемом источнике 19 опорного напряжения, образуя, таким образом, значения границ поддиапазона изменения мантиссы х,.

Таким образом, в предлагаемой аналого-цифровой вычислительной системе установка масштабов (порядков представления переменных и коэффициентов) в процессе работы происходит не на каждом этапе обмена с циф- . ровои вычислительной машиной, а по мере возникающей необходимости (в момент времени выхода переменных на границы поддиапазонов), что обеспечивает повьппение быстродействия решения векторно-матричных уравнений. 7.

1420605 8

Формула изобретения

1. Аналого-цифровая вычислительная, система, содержащая шины передачи значений мантисс и порядков переменных, шины передачи мантисс и порядков коэффициентов и и (где пчисло переменных) решающих ячеек, каждая из которых содержит две группы цифроуправляемых резисторов, устройство автоматической смены масштабов сумматора, устройство автоматической смены масштабов интегратора, усилитель с регулируемым коэффициентом усиления, блок переключения емкости, управляемый источник опорного напряжения, три весовых резистора и три операционных усилителя, при этом в каждой решающей ячейке цифроуправляемые резисторы первой группы подключены первыми информационными выводами к выходам шины передачи значений мантисс переменных, управляющими входами — к выходам шины передачи мантисс коэффициентов, а вторыми информационными выводами — к первым информационным выводам соответствующих цифроуправляемых резисторов, второй группы, вторые информационные выводы которых соединены с входом первого операционного усилителя, выход которого подключен к входу устройства автоматической смены масштабов сумматора, а в цепь обратной связи первого операционного усилителя включен первый весовой резистор, при, чем вход второго операционного усилителя соединен с выходом усилителя с регулируемым коэффициентом усиления, сигнальный вход которого подключен к выходу блока переключения емкости, :соединенного управляющим входом с первым управляющим выходом устройства автоматической смены масштабов интегратора, а сигнальным входом — с выходом второго операционного усилителя, первым выводом второго весового резистора и сигнальным входом устройства автоматической смены масштабов интегратора, второй управляниций выход которого подключен к входу управляемого источника опорного напряжения, соединенного выходом с вторым выводом второго весового резистора и входом третьего операционного усилителя, в цепь обратной связи которого включен третий весовой резистор, при этом выход третьего операционного усилите15

30 ля каждой из и решающих ячеек соединен с соответствующим входом шины передачи значений мантисс переменных, отличающаяся тем, что, с целью повышения быстродействия решения векторно-матричных уравнений

Х = АХ + ВБ с большими значениями элементов матрицы A и вектора-столбца В, в каждую решающую ячейку допол нительно введены вычислитель порядков сумматора, вычислитель порядков интегратора и цифроуправляемый резистор задания начальных условий, при этом вычислитель порядков сумматора подключен корректирующим входом к выходу кода масштаба устройства автоматической смены масштабов сумматора, первой группой информационных входов к выходам шины передачи порядков переменных, второй группой информационных входов — к выходам шины передачи порядков коэффициентов, группой выходов кодов порядков суммирования— к управляющим входам цифроуправляемых резисторов второй группы, а выходом кода наибольшего порядка, — к первому информационному входу вычислителя порядков интегратора, соединенного корректирующим входом с выходом кода масштаба устройства автоматической смены масштабов интегратора, вторым информационным входом — с шиной ввода начальных условий порядков пере35 менных выходом кода порядка интегЭ ратора — с управляющим входом усилителя с регулируемым коэффициентом усиления, а выходом кода порядка начальных условий - с управляющим входом цифроуправляемого резистора задания начальных условий, первый информационный вывод которого подключен к шине ввода начальных условий мантисс переменных, а второй информационный

45 вывод — к входу третьего операционного усилителя, при этом выход первого операционного усилителя соединен с входом второго операционного усилителя, а выходы кода наибольшего порядка вычислителя порядков интегратора каждой из и решающей ячейки подключен к соответствующему входу шины передачи порядков переменных.

2. Система по и. 1, о т л и ч а55 . ю щ а я с я тем что каждый вычислиt тель порядков сумматора содержит два группы по и сумматоров, группу из (n-1) блоков выделения максимального кода, группу из и блоков памяти инО

14206 вертор кода и выходной сумматор, каждый сумматор первой группы подключен входом первого слагаемого к соответствующему входу первой группы информационных входов вычислителя порядков сумматора, входом второго слагаемого — к соответствующему входу второй группы информационных входов вычислителя порядков сумматора, а выходом— к входу первого слагаемого соответствующего сумматора второй гурппы, соединенного входом второго слагаемого с выходом инвертора кода; а выходом— с адресным входом соответствующего блока памяти, причем каждый i-й (1 i < и — 1) блок выделения максимального кода подключен первым входом к выходу (i+1)-ro сумматора первой группы, а выходом — к второму входу (i+1)-го блока выделения максимального кода, причем второй вход первого блока выделения максимального кода соединен с выходом первого сумматора первой группы, а выход послед- 25 него блока выделения максимального кода подключен к входам третьего слагаемого сумматоров второй группы и входу первого слагаемого выходного сумматора, соединенного выходом с выходом кода наибольшего порядка вычислителя порядков сумматора, а входом второго слагаемого - с корректирующим входом вычислителя порядков сумматора и входом инвертора кодов, выходы блоков памяти являются выхо05 lO дами кодов порядка суммирования вычислителя порядков сумматора.

3. Система по п. 1, о т л и ч аю щ а я с я тем, что каждый вычислитель порядков интегратора содержит блок выделения максимального кода, два сумматора, два .блока памяти, инвертор кода и выходной сумматор, блок выделения максимального кода подключен первым входом к первому информационному входу вычислителя порядков интегратора и входу первого слагаемого первого сумматора, вторым входом — к второму информационному входу вычислителя порядков интегратора и входу первого слагаемого второго сумматора, а выходом — к входам второго слагаемого первого и второго сумматоров и входу первого слагаемого выходного сумматора, соединенного выходом с выходом кода наибольшего порядка вычислителя порядков интегратора, а входом второго слагаемогос корректирующим входом вычислителя порядков интегратора и входом инвертора кода, выход которого подключен к входам третьего слагаемого первого и второго сумматоров, соединенных выходами с адресными входами первого и второго блоков памяти соответственно, выходы которых подключены к выходу кода порядка интегратора и выходу кода порядка начальных условий вычислителя порядков интегратора соответственно.

Фиг.2

1420605

Составитель С. Кази нов

Техред М.Ходанич

Редактор Н. Киштулинец

Корректор А. Тяско

Заказ 4331/54

Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4