Логический модуль



Логический модуль
Логический модуль

 


Владельцы патента RU 2497181:

Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" (RU)

Изобретение предназначено для реализации симметричных логических функций и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является обеспечение реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, либо сложения по модулю 2 тех же трех аргументов. Логический модуль содержит шесть замыкающих и шесть размыкающих ключей. 1 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2262733, кл. G06F 7/00, 2005 г.), которые реализуют любую из трех простых симметричных булевых функций x1∨x2∨x3, х1х2∨x1x3∨x2x3, х1х2х3, зависящих от трех аргументов - входных двоичных сигналов х1, х2, x3∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация функции х1⊕х2⊕х3.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2249844, кл. G06F 7/38, 2005 г.), который содержит два настроечных, три информационных входа, выход и реализует любую из трех простых симметричных булевых функций x1∨x2∨x3, х1х2∨x1x3∨x2x3, х1х2х3,, зависящих от трех аргументов - входных двоичных сигналов х1, х2, x3∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация функции х1⊕х2⊕х3.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, либо сложения по модулю 2 тех же трех аргументов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем выход, два настроечных и три информационных входа, особенность заключается в том, что в него введены шесть замыкающих и шесть размыкающих ключей, которые сгруппированы в три группы так, что i-я () группа содержит 4-i замыкающих и 4-i размыкающих ключей, в каждой группе выходы одноименных замыкающего и размыкающего ключей объединены, в j-й () группе вход предыдущего размыкающего ключа соединен с входом последующего замыкающего ключа, управляющий вход всех ключей первой группы и управляющий вход всех ключей второй группы соединены соответственно с входом первого замыкающего и входом третьего размыкающего ключей первой группы, выход первого замыкающего ключа предыдущей группы соединен с входом первого замыкающего ключа последующей группы, а выходы второго, третьего размыкающих ключей первой группы и выход второго размыкающего ключа второй группы соединены соответственно с входами первого, второго размыкающих ключей второй группы и входом первого размыкающего ключа третьей группы, подсоединенного выходом к выходу логического модуля, i-й информационный и j-й настроечный входы которого соединены соответственно с управляющим входом всех ключей i-й группы и входом j-го размыкающего ключа первой группы.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит шесть замыкающих и шесть размыкающих ключей 111, …, 131 и 211, …, 231, которые сгруппированы в три группы так, что i-я () группа содержит ключи 1i1, …, 1i(4-i) и 2i1, …, 2i(4-i), в каждой группе выходы одноименных замыкающего и размыкающего ключей объединены, в j-й () группе вход предыдущего размыкающего ключа соединен с входом последующего замыкающего ключа, управляющие входы ключей 111, 112, 113, 211, 212, 213 и 121, 122, 221, 222 соединены соответственно с входами ключей 111 и 213, выходы ключей 212, 213 и 222 соединены соответственно с входами ключей 221, 222 и 231, а выходы ключей 1j1 и 131 соединены соответственно с входом ключа 1(j+1)1 и выходом логического модуля, i-й информационный и j-й настроечный входы которого соединены соответственно с управляющим входом всех ключей i-й группы и входом ключа 21j.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, второй, третий информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы х1, х2, x3∈{0,1} и y1, y2∈{0,1}. Если хi=1 либо xi=0 (), то ключи 1i1, …, 1i(4-i) соответственно замкнуты либо разомкнуты, а ключи 2i1, …, 2i(4-i) соответственно разомкнуты либо замкнуты. Следовательно, сигнал на выходе предлагаемого логического модуля определяется выражением

,

где ∨, •, - есть символы операций ИЛИ, И, НЕ. Таким образом, предлагаемый логический модуль будет воспроизводить операцию

.

При этом он, как и прототип, имеет два настроечных входа и использует константную настройку.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, либо сложения по модулю 2 тех же трех аргументов. Дополнительным достоинством предлагаемого логического модуля является более однородный по сравнению с прототипом аппаратурный состав.

Логический модуль, предназначенный для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, либо сложения по модулю 2 тех же трех аргументов, содержащий выход, два настроечных и три информационных входа, отличающийся тем, что в него введены шесть замыкающих и шесть размыкающих ключей, которые сгруппированы в три группы так, что i-я ( i = 1,3 ¯ ) группа содержит 4-i замыкающих и 4-i размыкающих ключей, в каждой группе выходы одноименных замыкающего и размыкающего ключей объединены, в j-й ( j = 1,2 ¯ ) группе вход предыдущего размыкающего ключа соединен с входом последующего замыкающего ключа, управляющий вход всех ключей первой группы и управляющий вход всех ключей второй группы соединены соответственно с входом первого замыкающего и входом третьего размыкающего ключей первой группы, выход первого замыкающего ключа предыдущей группы соединен с входом первого замыкающего ключа последующей группы, а выходы второго, третьего размыкающих ключей первой группы и выход второго размыкающего ключа второй группы соединены соответственно с входами первого, второго размыкающих ключей второй группы и входом первого размыкающего ключа третьей группы; подсоединенного выходом к выходу логического модуля, i-й информационный и j-й настроечный входы которого соединены соответственно с управляющим входом всех ключей i-й группы и входом j-го размыкающего ключа первой группы.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой.

Изобретения относятся к области информатики и вычислительной техники и могут быть использованы в различных технологиях, требующих обработки сигналов, например в технологиях обработки и преобразования информационных сообщений.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к системам и способам расчета и назначения приоритета антивирусной проверки различных объектов. .

Изобретение относится к прогнозируемым торговым системам, более конкретно к способам и системам для приближенного сравнения строк в базе данных с добавляемой записью в базу данных, находящуюся в сети обслуживания банковских карт.

Изобретение относится к вычислительной технике и может быть использовано для достоверной параллельной реализации систем булевых функций в средствах криптографической защиты информации, искусственного интеллекта, системах автоматизированного проектирования интегральных схем.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметической операции умножения аргументов множимого ±[mj]f(2n) и аргументов множителя ±[ni]f(2n) - «Дополнительный код».

Функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики) // 2480817
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к области вычислительной техники, а именно к вычислительным системам на основе микропроцессоров с блоками вещественной и специализированной комплексной арифметики, включающими в себя подблоки операции умножения с накоплением. Техническим результатом является ускорение процесса выполнения потока независимых команд «умножения с накоплением» при разрешенной исключительной ситуации «потеря точности». Устройство содержит подблок предсказания суммы мантисс, счетчик старших нулей суммы мантисс, регистры мантисс чисел, входные регистры экспонент чисел, счетчик младших нулей мантиссы слагаемого, подблок вычисления сдвига выравнивания и предсказания сдвига предварительной нормализации, компаратор ранней потери точности, счетчик младших нулей суммы мантисс, компаратор поздней потери точности. 5 ил., 1 табл.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных делителей, обрабатывающих массивы положительных целых чисел. Техническим результатом является повышение скорости вычисления. Способ содержит этапы, на которых происходит параллельная запись делителя в ячейки матрицы на элементах памяти, первый разряд частного становится равным сумме по модулю два младшего разряда первого столбца матрицы и первого разряда делимого, остальные разряды частного становятся равными нулю; подсчитывается количество единиц b2 в векторе, равном поразрядному логическому умножению соответствующих разрядов второго столбца матрицы и разрядов частного, при этом второй разряд частного становится равным сумме по модулю два младшего разряда b2 и второго разряда делимого; аналогично подсчитывается количество единиц bi в векторе, который равен поразрядному логическому умножению соответствующих разрядов i-го столбца матрицы и разрядов частного, после чего вычисляется сумма ci вектора bi и вектора bi-1, сдвинутого на один разряд вправо, при этом i-й разряд частного становится равным сумме по модулю два младшего разряда сi и i-го разряда делимого, в итоге будет сформировано m-разрядное частное исходных чисел. 2 ил.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных умножителей. Техническим результатом является повышение скорости вычисления. Способ содержит этапы: осуществляют параллельную запись остатка по основанию p1 множимого в элементы памяти, параллельно выполняют подсчет количества единиц bi в каждом столбце i-ой матрицы, сдвигают двоичное число b1 на один разряд вправо, суммируют с числом b2, полученную сумму b 2 s сдвигают на один разряд вправо и суммируют с числом b3. Аналогичным образом осуществляют сдвиг полученных сумм и суммирование их с последующими числами до получения суммы b 2 * m − 1 s , при этом младший разряд числа b1 является первым разрядом s1 произведения, младший разряд каждой полученной суммы b i s является i-ым разрядом произведения. Сдвигают двоичное число b 2 * m − 1 s , младший разряд полученного числа является (2*m)-м разрядом искомого произведения S2*m. В случае если s больше p1, производится коррекция полученного произведения s путем последовательного вычитания из s основания p1 до тех пор, пока s не станет меньше p1, иначе коррекция не производится, аналогично вычисляются и корректируются произведения m-разрядных остатков по остальным основаниям, одновременно суммируют порядки сомножителей, полученная сумма является порядком искомого произведения. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивой аппаратуре. Техническим результатом является сокращение аппаратных затрат при реализации систем логических функций большого количества переменных. Устройство содержит группы D-триггеров, блоки вычисления функций, счетчик, дешифратор, блоки конъюнкций, блоки значений конъюнкций, при этом блоки вычисления функций, блоки конъюнкций, блоки значений конъюнкций реализованы на базе логических элементов 2·2НЕ-И-ИЛИ, реализующих функцию . 4 ил., 8 табл.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит n D-триггеров, n элементов ИЛИ-НЕ, n размыкающих ключей и n замыкающих ключей. 2 ил., 1 табл.

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования. Устройство содержит в каждом двоичном разряде один RS-триггер, семь логических элементов И, пять элементов ИЛИ, четыре элемента НЕ, информационный вход, первый и второй информационные выходы, шесть входов управления. Способ и устройство для его реализации обеспечивают выполнение таких логических операций, как прием кода в триггеры регистра, инвертирование кода всех триггеров регистра, операция сдвига принятого кода влево, операция сложения по модулю два, логическое сложение двух двоичных кодов, логическое умножение 7. н.п. ф-лы, 1 ил.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах в качестве арифметического блока. Техническим результатом является увеличение быстродействия, а также возможность реализации функции устройства для деления и устройства для извлечения квадратного корня в едином устройстве. Устройство позволяет производить операцию деления и извлечения квадратного корня в формате с плавающей точкой в соответствии со стандартом IEЕЕ 754 с одинарной и двойной точностью. Причем входные операнды могут быть представлены в формате с плавающей точкой как одинарной, так и двойной точности. Устройство содержит блок выделения степени и мантиссы входных операндов, схему управления 3-ступенчатым конвейером блока входных регистров, блок входных регистров, схему управления блока сумматоров и блока умножителей, блок умножителей, блок сумматоров, блок формирования результатов вычисления. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода суммы двух трехразрядных чисел, задаваемых двоичными сигналами. Устройство содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и шесть элементов И. 1 ил., 1 табл.

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура выполнена с использованием логических элементов И, ИЛИ, НЕ. 4 н.п. ф-лы.

Изобретение относится к вычислительной технике и может быть использовано при создании баз данных. Техническим результатом является оптимизация процесса формирования квазиструктурированных моделей фактографического информационного наполнения документов. Способ формирования квазиструктурированных моделей фактографического информационного наполнения документов заключается в определении параметров эффекта и целевой функции. В качестве параметров эффекта выбирают валидацию модели, степень детализации модели, равномерность распределения структурных единиц по документу, насыщенность структурных единиц в документе, гибкость модели. В качестве целевой функции выбирают свертку параметров эффекта. Вычисляют значения всех параметров эффекта и целевой функции для каждого документа, затем вычисляют среднее значение целевой функции. Анализируют контент структурных единиц полученной модели с целью внесения изменений и вычисляют значения параметров эффекта и целевой функции для каждого документа, затем вычисляют среднее значение целевой функции. Сравнивают средние значения целевой функции. Если среднее значение целевой функции снизилось, то новая скорректированная модель оптимальна. 5 з.п. ф-лы, 1 ил.
Наверх