Патент ссср 339958

 

О П И С А Н И Е 339958

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республин

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №вЂ”

Заявлено 01.111.1971 (Ф 1631407/18-24) с присоединением заявки №вЂ”

М. 1с,л. 6 11с 11. 02

Комитет ло делам

Приоритет -— изооретений и открытий ори Совете IHHHHcTpOB ссор

Д "i 681.327.66(088.8) Опубликовано 24Л .1972. Бюллетень № 17

Дата спуолпкования описания 29Х111.1972

Авто,ы р п-oб„e-.e: I;II в. Н. Малиновский, H. Ф. Ефремов, А. В, Палагин, П. М. (ив емке,Р, Б. Хусид и Ю. С. Яковлев Г с

Заявитель — 1

МНОГОФУНКИНОНАЛЬНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСf BO

Изобрезение относ1ггся к области вычислительной техники.

11звестны многофункциональные запоминающие устройства, реализующие арифметические и логические операции, содержащие блок управления, блок оперативной памяти, включающий в себя узел памяти и узел логических ячеек, усилители считывания, формирователи записи со входными схемами «ИЛИ», регистр числа, схему распространения перено- С сов (цепочку переносов) и узел выборки.

Недостатками этих устройств являются сольшсе количество оборудования и малое быстродействие, обусловленные наличием в их составе специальной схемы распространения переносов — цепочки переносов.

Цель изобретения — увелсичение быстродействия и сокращение количества оборудования.

Требуемый положительный эффект дости- 20 гается тем, что в узел логических ячеек включе11ы логические ячейки для образования окончательного значения переносов, содержащие логическую ячейку для образования начального значения переноса с двумя коммутирую- 2ь щими и одним запоминающим сердечниками на разряд, соединенными резистивными виткамп связи, и логическая ячейка для запоминания инверсного значения суммы по модулю два. Эти логические ячейки соединяются

2 с между собой íoI ûüø, пе известными ранее сВязями, таким 00pa30;I, что Оммути1зующllе сердечники этих ячеек прошиты адресными и разрядными шинами записи согласно, приче» вторые коммутирующие серде шики лоп1чексй ячейки начального значения переноса прошиты этими шинами в обратном направлении по отношению к коммутирующим сердечникам логической ячейки г»1версного значения суъ1мы по модулю ДВВ и перВым коммутирующим сердечникам логической ячейки начального значения переносов; запоминающие сердечники обеих ячеек прошиты последовательно одной адресной шиной считывания и разрядными шинами считывания, проходящи

i%i!i через запоминающие сердечники логической ячейки на1альнсго значения переноса согласно, а через запоминающие ссрдечники инверсного значения суммы по модулю два

Встречно по отношению к адресной шине считывания; при этом разрядные шины считывания i-го разряда представляют собой группу шин, состоящуlî пз одной шины, проходящей только через запоминающий сердечник (i — 1) -го разряда логической ячейки начального значения переноса и подключенной к дифференциальному входу усилителя считывания, и (i — 2) -x шин, подключенных через схему «ИЛИ» ко входу для положительных сигналов усилителя считывания, одна из ко339958 торых последовательно проходит через запоминающие сердечники (t — 1) -го разряда логической ячейки инверсного значения суммы по модулю два и (i — 2)-го разряда логической ячейки начального значения переноса, дру. гая — через запоминающие сердечники (i — 1)го и (i — 2)-го разрядов логической ячейки инверсного значения суммы по модулю два и (i — 3)-го разряда логической ячейки начального значения переноса и т. д.; (i — 2)-,я шина последовательно проходит через запоминающие сердечники (i — 1)-го, (i — 2)-го, ...., 1 — (1 — 2)го разрядов логической ячейки инверсного значения суммы по модулю два и 1-го разряда логической ячейки начального значения переноса.

Указанная совокупность логических ячеек и связей позволяет исключить из состава многофункционального запоминающего устройства оборудование схемы распространения переносов и получить окончательное значение переноса за время одного цикла обращения к памяти без его увеличения, что повышает быстродействие устройства.

Схема предлагаемого устройства изобра жена на чертеже.

В состав устройства входят блок управления 1, блок 2 оперативной памяти, состоящий из узла усилителей считывания 8, причем каждый усилитель считывания имеет дифференциальный вход 4 и вход для положительных сигналов, поступающих со схемы «ИЛИ»

5, узла памяти б, узла выборки 7, узла 8 логических ячеек, содержащего логические ячейки 9 и 10 для образования инверсного значения суммы по модулю два, логическую ячейку

11 для запоминания инверсного значения суммы по модулю два и логическую ячейку

12 для образования начального значения переноса, узла 18 разрядных формирователей записи, репистра 14 числа.

Цифрами 15 и 16 ооозначены соответственно коммутирующие, в том !псле первые коммутирующие сердечники ячейки начального значения переноса, и запоминающие сердечники, соединенные резистивными витками связи 17. Цифрой 18 обозначены вторые коммутирующие сердечники ячейки начального переноса. Цифрой 19 обозначена адресная шина записи, последовательно проходящая через коммутирующие сердечники 15 ячейки 11; цифрой 20 — адресная шина считывания, последовательно проходящая через запоминающие сердечники 16 ячеек 11 и 12; цифрой 21— адресная шина записи, последовательно проходящая через первые коммутирующие сердечники 15 ячейки 12 и коммутирующие сердечники ячейки 9; цифрой 22 — адресная шина записи, последовательно проходящая через вторые коммутирующие сердечники 18 ячейки

12 и коммутирующие сердечники ячейки 10.

Цифрой 28 обозначены разрядные шины записи, проходящие последовательно через коммутирующие сердечники одного разряда всех ячеек узлов б и 8, цифрой 24 — разрядные шины считывания, последовательно проходящие через запомишающие сердечники одного разряда всех ячеек узлов б и 8, за исключе5 нием ячейки 12, в которой эти шины проходят через запоминающие сердечники предыдущего (младшего) разряда. Цифрой 25 обозначена разрядная шина считывания, проходящая последовательно через запоминающие сердечники 16 i-го разряда ячейки 11 и (i — 1)го разряда ячейки 12, цифрой 26 — i-го и (i — 1)-го разрядов ячейки 11 и (i — 2)-го разряда ячейки 12, цифрой 27 — i-го, (с — 1)-го и (1 — 2)-го разрядов ячейки 11 и (i — 3)-го разрядов ячейки 12. Шины 25 — 27 подключены через схему «ИЛИ» ко входу для положительны.; сигналов усилителя считывания (i+I)-го разряда. Цифрой 28 обозначена разрядная шина считывания, последовательно проходящая через

20 запоминающие сердечники 16 (i — 1) -го разряда ячейки 11 и (i — 2)-го разряда ячейки 12, цифрой 29 — (i — 1)-го и (i — 2)-ro разрядов ячейки 11 и (1 — 3)-го разряда ячейки 12. Шины

28, 29 подключены через схему «ИЛИ» 5 ко входу для положительных сигналов усилителя считывания 1-го разряда. Цифрой 80 обозначена разрядная шина считывания, последовательно проходящая через запоминающие сер30 дечникп (i — 2) -го разряда ячейки 11 и (i — 3)го разряда ячейки 12. Шина 80 подключен» через схему «ИЛИ» 5 ко входу для положительны.; сигналов усилителя считывания (i—

1) -ro разряда.

Работа устройства происходит следующим образом.

Блок управления 1 выдает сигналы, управляющие выполнением всех операций в устройстве. Все операции выполняются путем орга40 низации блоком 1 последовательностей пересылок кодов между ячейками узла 8. Эти последовательности определяются микропрограммами выполнения реализуемых устройством операций. Выбор логических ячеек осу45 ществляется блоком 7 по адресным шинам

19 — 22 и др.

Необ»одимым условием для выполнения

Операции с.чоженпя, В частности для реализации переносов в ячейке 12, является жест50 кая последовательность записи кодов чисел по адресным шинам 21 и 22 (первое число записывается по адресу 21, второе — обратным кодом по адресу 22).

Сложение двух чисел А и В выполняется путем однократной замены в логической ячейке 9 числа А числом С=ABUAB, а числа В в логической ячейке 10 инверсией окончательного значения переноса P. Запись инверсии

60 окончательного значения переноса достигается при одновременном считывании информации из ячеек 11 и 12, содержащих С и P соответственно, и записи полученного при этом окончательного значения переноса P в логическую

05 ячейку 10 в обратном коде.

339958

5 !

О

20 .»

4д

Тогда при одновременном считывании информации из логических ячеек 9 и 10 получим результат сложения как сумму по модулю 2 двух аргументов С и Р, т. е. S=CPVCP.

Последовательность выполнения операции сложения при этом следующая:

1) Ввод числа А в логические ячейки 9 и 12.

2) Ввод числа В в логические ячейки 10 и 12. При этом в логической ячейке 12 образуется начальное значение переноса Р ; = a.;b;

3) Одновременное считывание информации из логических ячеек 9,rl 10. При этом на каждом i-м выходе узла 8 образуется иш ерспос значение суммы по модулю два (;; — <Л и;Ь; которое по разрядным шинам записи 28 записывается в логические ячейки 9 и !1.

4) Одновременное считывание информации из логически.; ячеек 11 и 12. Пои этом на каждом -м выходе узла 8 образуется окончательное значение переноса Р,: =Р ;, С

P l . VC; iCg.Р; gV...VC; (C; g...С, а >

P ь которое в обратном коде записывается на место операнда В в логическую ячейку 10.

5) Одновременное считывание информации из логических ячеек 9 и 10, в которые записаны значения С и P. Прп этом на каждом

i-м выходе узла 8 образуется окончательное значение суммы S;=C Р,ЧС;Р;.

Образование начального значения переноса в логической ячейке 12 происходит следующим образом.

При записи единичной информации в ячейку 12 через первые коммутирующие сердечники 15 в витке связи 17, связывающем запоминающие сердечники 16 и первые коммутирующие сердечники 15, наводится э. д. с., действующая на запоминающие сердечники 16 и устанавливающая их в единичное состояние, а при записи единичной информации в ячейку

12 через вторые коммутирующие сердечники

18 в витке связи 17, связывающем запоминающие сердечники 16 и вторые коммутирующие сердечники 18, наводится э. д. с., действующая на запоминающие сердечники 16 и устанавливающая их в нулевое состояние.

Тогда при записи числа А в ячейку 12 через первые коммутирующие сердечники 15, а инверсного значения числа В через вторые коммутирующие сердечники 18, в запоминающих сердечниках 16 ячейки 12 образуется начальное значение переноса Р=АВ. При подаче по адресной шине считывания 20 положительного импульса считывания в разрядах ячейки

12, соответствующих наличию переноса, появятся положительные сигналы, которые по разрядным шинам 24, последовательно соединенным со сдвигом на один разряд влево с соответствующими шинами узлов 6 и 8, посту.пят на дифференциальные входы 4 узла З.

Кроме того, эти же сигналы, пройдя по шинам 25 — 80, пропущенным через запоминающиее сердечники логической ячейки начального значения переноса согласно, а через запоминающие сердечники инверсного значения суммы по модулю два встречно по отношению к адресной шине считывания, поступают на входы для положительных сигналов усилителей считывания узла 8 через схемы «ИЛИ» 5.

При этом на каждом i-м выходе узла 8 образуется окончателное значение переноса.

В предлагаемом устройстве при и-разрядных числах через запоминающий сердечник !

6 ячейки 11 и через и сердечников ячейки 12 может проходить от одной до т шин, что технс.ioг.".чески может быть затруднительно. Для устраненпя этого можно, например, подключить параллельно несколько ячеек 11 и 12.

Предмет изобретения

Многофункциональное запоминающее устройство, реализующее арифметические и логические операции, содержащее блок управления, подключенный к блоку оперативной намяти, включающему в себя узел памяти и узел логических ячеек, узел усилителей считывания, узел разрядных формирователей записи, регистр числа, вход которого подключен к формирователям записи, и узел выборки, отличаюи ееся тем, что, с целью увеличения бысгродействия и уменьшения количества оборудования, в узел логических ячеек включены логическая ячейка для образования окончательного значения переносов, логическая ячейка для образования начального значения переноса с двумя коммутирующими и одним запоминающим сердечниками на разряд, соеднненнымп резпстивными витками связи, и логическая ячейка для запоминания инверсного значения суммы по модулю два, вход которой подключен к выходам узла выборки.

Редактор Б. !4анкина

Заказ 264/!!02

Составитель В. Вакар

Текрсд Л. Куклина Корректор A. Васильева

Изд. ¹ 766 Тираж 448 Подписное

ЦНИИПИ Комитета,по делам изобретений и открытий при Совете Министров СССР

Москва, К-35, Раушская нгб., д. 4/5

Тип Хары;. фил. пред. «Патент»