Устройство для вычисления обыкновенных цепных дробей
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
Сотов Советских
Социалистических
Рес ттбник
К АВТ0РСКОМ3 СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлена 010776 (21) 2392272/18-24 (Я) М. Кл. 06 J 1/02 с нрисоединением заявки л№ (23) Приоритет (43) Опубликовано 25.05.78.Бтоллетень ЭВ19
ГВВЦ№рВТВВ№№ЯИ 4№а№ТВт
ВВВ№та М№я№№тр№В CCCP
° В деяая №В№бр№ТВВ№б в №т№рят№4 (53) УДК6.81. 332. 64 (088.8) {45) Дата опубликования описания 050578 (72) Авторы изобретения
Ю.В.Чернухин и В.И.Шмойлов (71) Заявитель
Таганрогский радиотехнический институт имени В.Д.Калмыкова (54) устРОЙстВО для Вычисления ОБыкнОВенных
ЦЕПНЫХ ДРОБЕЙ
Изобретение относится к области вычислительной техники н может быть использовано при конструировании и разработке специализированных вычислтВтельных устройств ° 5
Известна цифровая модель, реализующая специальный спософ вычисления цеттных дробей, суть которого эаключаетсв в следующем 1) . Предварительно дробь
l6
Р1,, Рх .„... Рк (1)
Ч1 ЧВ К где А„с},„А „, Р„А „,;
B„- с}.„Ь„, Є„,; при Ао= 0;
А =Р1
Bo =-1 в,=
К"-2. ° °,m, преобразуется к такому виду, при котором коэффициенты т},„, Рк принадлежат множествут
P„a}1,ь j;;„à}1,1 I (Й}
Цифровая модель состоит иэ двух комбинационных сумматоров, регистров, блоков задержки, четырех блоков умно жения и блока деления. По принципу
2 действия модель является последователь.ной, поскольку осуществляет.последовательные вычисления рекуррентных соотнощений, A„, В„(к = 2,3,...,н ) .
Кроме того, предварительное преобразование цепной дроби к требуемому виду по довольно сложному алгоритму само по себе предполагает дополнительные вычисления и, что более в;.жно, приводит к резкому увеличению .количества звеньев дроби по сравнению с исходным выражением f1) . Это в свою очередь увеличивает количество итераций К и, как следстаие, уменьщает быстродействие реализующей,данный способ модели.
Наиболее близким по технической сущности к предложенному является устройство для вычисления }обыкновенных цепных дробей, содержащее основной канал, состоящий as интеграторов и сумматора, выход которого подключен ко входу приращения подынтегральной функции первого интегратора, выходы второго и третьего интеграторов подсоединены к соответствующим входам сумматорами, Недостатком этого устройства является малое быстродействие.
Целью изобретения является повышение быстродействия.
608 81.Это достигается тем, что в предложенное устройство введены и дополнительных каналов, каждый иэ которых состоит иэ четырех интеграторов и сумматора, выход которого подключен ко входу приращения подынтегральной функции первого интегратора соответствую-. щего канала, выходы второго, третьего и четвертого интеграторов подсоедине нй к соответствующим входам сумматора 1О данного .канала, инверсный выход первого интегратора подключен ко входам приращений независимой переменной третьего и четвертого интеграторов данного канала, входы приращений независимой переменной первого и второго интеграторов основного и дополнитель» ных каналов подсоединены к входной шине независимой машинной переменной, вход приращений подынтегральной Функции четвертого интегратора подключен к выходу сумматора последующего канала, инверсный выход первого интегратора основного канала подсоединен к входу приращений независимой переменной третьего интегратора, выхоцы подын-> тегральной функции первого интегратора основного канала и nepsoro интегратора дополнительных каналов являются соответствующими выходами устройства. ЭО
На чертеже показана структурная схема предложенного устройства.
Устройство содержит интеграторы
1-4, сумматор 5. Входы приращений не« зависимой переменной интеграторов 1, 38
2 во всех, п группах объединены и подсоединены к шине 6, на которую поступают приращения at независимой машинной переменыой 4 . На входы 7 постоянных коэффициентов поступают значения
Рк, на входы 8 постоянных коэффициентов поступают значения с1„. С выходов 9 подынтегральных функций снимаются резулътаты вычислений °
В устройстве все звенья цепной 48 дроби (1) вычисляются одновременно путем решения следующей системы неоднородных разностных уравнений (.+ф . at++P И к (i+ i) "(к-S)(vol Ч к(К
Kai,к, п; %le i = () у (* o, 1, 2 ... t,.
Теоретическк и практически установ->55 лено, что итерационный процесс, соответствующий раэностному уравнению, сходится, если Ыс 1 ., Следовательно, существует такой шаг at < 1, при котором, начиная с некоторого значения (= к(1+1) 1 где Π— заданная погрешность вычислений.
Иными словами ц„((к=,2,,...,п) явля-. ются результатами вычислений, а является значением вычисляемой цепной дроби.
Работает предлагаемая цифровая модель следующим образом.
Перед началом вычислений приращения д отключаются и на входы 7 интеграторов 2 каждой группы К-того канала подаются Рк, а на .входы 8 значения .
8 регистры подынтегральной функции интеграторов 1, 4 записываются начальные значения (обычно нулевые). После этого на шину 6 подаются приращения
at, которые отключаются в тот момент, когда ьу, 8 т.е. в момент дос» тижения требуемой точности вычислений.
Использование решающих блоков циф-. ровых интегрирующих структур, а именно цифровых интеграторов и цифровых сумматоров, и объединение их в П идентичных дополнительных каналов позволяет получить быстродействующую, точную, однородную цифровую модель, удобную для изготовления на основе современной интегральйой технологии.
Формула изобретения
Устройство для вычисления обыкновенных цепных дробей, содержащее основной канал. состоящий из интеграторов и сумматора, выход которого подключен ко входу приращения подынтегральной функции первого интегратора, выходы второго и третьего интегратора подсоединены к соответствующим входам сумматора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство нведены и дополнительных каналов, каждый.из которых состоит иэ четырех интеграторов и сумматора, выход которого подключен ко входу приращения подынтегральной
Функции первого интегратора соответствующего канала, выходы второго, третьего и четвертого интеграторов подсоединены к соответствующим входам сумматора данного канала, инверсный .выход первого интегратора подключен ко входам приращений независимой переменной третьего и четвертого интеграторов данного канала, входы приращений независимой переменной первого и второго интеграторов основного и дополнительных каналов подсоединены к входной шине независимой машинной переменной, вход приращений подынтег- ральной функции четвертого интегратора подключен к выходу сумматора последующего канала, инверсный выход перного интегратора основного канала подсоединен к входу приращений йезависимой переменной третьего интегратора, 608181
Составитель И.Дубинина
Техред:Е. Давидович Корректор Н.Ковалева
Редактор E.Êðàâöîâà
Тираж 826 Подписное
Заказ 2804/34 нист ов СССР
ЦНИИПИ Государствениого комитета Совета Министров по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/
4/5
Филиал ППП Патент, г. ужгород, ул. Проектная, выходы подынтегральной функции перво- . го интегратора основного канала и ïåðвого интегратора дополнительных каналов являются соответствующими выходами устройства.
Источники информации, принятые во внимание при экспертизе:
1. ВгасЬсь- Barao Умплоп Application oj
Co Cinuend fractio a or yaat evahuaho
:o$ certain fu cCioms ап а digHat com5 puter IEE.I Trans comput ", 1974,-. С-23, 9 3, 301-309.
2. Авторское свидетельство СССР
9 217075, кл. Ф 06 J il/02, 1967.
