Устройство для интегрирования

 

gj !

С

ИЗОБРЕТЕНИЯ пп 554544

Союз Советских

Социалистических

Республик

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 28.03.73 (21) 1900760/24 с присоединением заявки № (23) Приоритет

Опубликовано 15.04,77. Бюллетень № 14

Дата опубликования описания 25,04.77 (51) М. Кл G 06J 1/02

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.3(088.8) (72) Авторы изобретения

В. П. Боюн, Б. Н. Малиновский и В. П. Соловьев

Ордена Ленина институт кибернетики АН Украинской ССР (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ИНТЕГРИРОВАНИЯ

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных вычислительных машин и устройств для интегрирования алгебраических полиномов любой степени и других функций, которые могут быть аппрокси миров аны алгебраическим полиномом.

Известны устройства для аналогового интегрирования непрерывных сигналов, содержащие ряд последовательно соединенных интеграторов, количество которых определяется заданной кратностью интегрирования. Однако в известных устройствах аналогового и цифрового интегрирования для получения значения и-кратного интеграла в любой заданной точке необходимо производить подсчет значений интеграла во всех предшествующих точках, причем точность получения значений и-кратного цифрового интегрирования зависит в большой степени от шага интегрирования, что при необходимости получения высокой точности требует выполнения большого объема вычислительной работы по подсчету значений интеграла в промежуточных точках. Наиболее близким к изобретению по технической сущности является устройство для интегрирования, содержащее регистр, блок умножения, первый вход которого соединен с выходом первого блока памяти, второй блок памяти, блок деления и блок задания кратности интегрирования. Это известное устройство характеризуется сложностью и низким быстродействием изза большего объема вычислительной работы.

В описываемое устройство, с целью упрощения и увеличения быстродействия, введены блок формирования факториалов, первый и второй коммутаторы, причем выход блока задания кратности интегрирования соединен с первыми входами коммутаторов и первым входом блока формирования факториалов, второй вход которого подключен к выходу регистра, а выход соединен с первым входом блока деления и вторым входом блока умножения, выход которого соединен со вторым входом первого коммутатора, выход которого соединен со вторым входом второго коммутатора, третий вход которого соединен с выходом второго блока памяти, а выход второго коммутатора сосдинен со вторым входом блока деления.

На чертеже приведена блок-схема описываемого устройства.

Оно содержит регистр 1, блок 2 формирования факториалов, блоки 3, 4 памяти, блок 5 задания кратности интегрирования, блок 6 умножения, коммутаторы 7, 8 и блок 9 деления.

Регистр 1 предназначен для ввода и запоминания значений степени полинома. Блок 2 в частном случае может быть реализован, на30 пример, с помощью сумматора, в котором суммируется значение степени полинома и заданное значение кратности интегрирования, дешифратора, который расшифровывает код полученной суммы и выдает разрешающие потенциалы на выходы блока от первого номера до номера, соответствующего коду суммы в сумматоре, и запоминающего устройства, в котором предварительно записаны факториалы ряда целых чисел, которые считываются под воздействием разрешающих потенциалов с дешифратора.

Таким образом, блок 2 осуществляет формирование факториалов целых чисел от нуля до величины, равной значению степени полинома, поступающей из регистра 1, плюс значение кратности интегрирования, поступающее из блока 5. Блок 3 предназначен для ввода и хранения 1+1 коэффициентов исходного полинома. Блок 6 представляет k+1 множительных устройств, осуществляющих умножение коэффициентов полинома, поступающих из блока 3, на факториалы соответствующих им порядковых номеров, поступающих с блока 2. С помощью блока 5 осуществляются ввод и запоминание заданной кратности интегрирования, а также ее дешифрация. Коммутатор 7 осуществляет в соответствии со значением кратности интегрирования, поступающим с блока 5 задания кратности интегрирования, коммутацию выходов блока 6 на и шин правее, Блок 4 предназначен для ввода и хранения начальных условий (постоянных интегрирования) . Коммутатор 8 осуществляет коммутацию начальных условий C — С с блока 4 на блок 9 с нулевого номера до номера, на единицу меньшего заданной кратности интегрирования, и с выходов коммутатора 7 — на входы блока 9 с номера, равного значению кратности интегрирования, до номера, равного сумме значений кратности интегрирования и степени интегрирующего полинома. Блок 9 служит для деления результатов с выхода коммутатора 8 на факториалы порядковых номеров делительных устройств, поступающих с блока 2.

Величины, полученные на выходах блока 9, являются численными значениями коэффици554544

4 ентов полинома, представляющих собой результат и-кратного аналитического интегрирования. Для выполнения и-кратного интегрирования алгебраического полинома задают исходные данные полинома (степень и коэффициенты) в регистр 1 и в блок 3, кратность интегрирования и постоянные интегрирования— в блоки 5 и 4. После запуска устройства и прохождения переходного процесса на выходах блока устанавливаются численные значения коэффициентов полипом а, представляющего собой результат и-кратного аналитического интегрирования.

Технико-экономический эффект от введения блока формирования факториалов, первого и второго коммутатора и новых связей между блоками устройства заключается в обеспечении возможности непосредственного и-кратного аналитического интегрирования алгебраических полиномов, что позволяет упростить устройство в целом и значительно повысить его быстродействие.

Формула изобретения

Устройство для интегрирования, содержащее регистр, блок умножения, первых вход которого соединен с выходом первого блока памяти, второй блок памяти, блок деления и блок задания кратности интегрирования, отЗО л и ч а ю щ е е с я тем, что, с целью упрощения и увеличения быстродействия устройства, в него введены блок формирования факториалов, первый и второй коммутаторы, причем выход блока задания кратности интегрирования соединен с первыми входами коммутаторов и первым входом блока формирования факториалов, второй вход которого подключен к выходу регистра, а выход соединен с первым входом блока деления и вторым входом блока

4о умножения, выход которого соединен со вторым входом первого коммутатора, выход которого соединен со вторым входом второго коммутатора, третий вход которого соединен с выходом второго блока памяти, а выход вто45 рого коммутатора соединен со вторым входом блока деления.

554544

Составитель В. Соловьев

Техред А. Камышникова

Редактор Л. Тюрина

Корректор Л. Орлова

Типография, пр. Сапунова, 2

Заказ 784/15 Изд. № 349 Тираж 815 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5