Цифровой интегратор с плавающей запятой

 

О П И С А Н И Е (!!) 590774

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ баюз Советских социалистических

Республик (61) Дополнительное к авт. свид-ву № 510727 (22) Заявлено 03.01.75 (21) 2091308/18-24 с присоединением заявки № (51) М. Кл.з G 06J 1/02

ГосУдаРственный комитет (23) Приоритет

Совета Министров СССР во делам изобретений и открытий (43) Опубликовано 30.01.78. Бюллетень ¹ 4 (53) УДК 681.32!5(088.8) (45) Дата опубликования описания 25.05.78 (72) Авторы изобретсния

О, Б. Станишевский, Л. И. Виневская и Л. М. Недостоева (71) Заявитсль Таганрогский радиотехнический институт имени В. Д. Калмыкова (54) ЦИФРОВОЙ ИНТЕГРАТОР С llJIABA10RÅA ЗАПЯТОЙ

Предлагаемое изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислительных машинах, в частности, в однородных цифровых интегрирующих структурах (ОЦИС) с плавающей запятой.

Известен интегратор для однородной цифровой интегрирующей структуры (ОЦИС) с плавающей запятой, работающий в последовательном коде по формуле трапеций (1) и содержащий сдвигающий регистр мантиссы подынтегральной функции, сдвигающий регистр порядка подынтегральной функции, сумматор порядка поды нтегральной функции, сумматор мантисс приращений подынтегральной функции, множительный блок, блок задержки, сумматоры мантисс подынтегральной функции, управляемые регистры, элементы запрета, реверсивные счетчики, блоки анализа состояний счетчиков, блок анализа мантиссы подынтегральной функции, блок образования приращения порядка подынтегральной функции, блок управления сдвигами мантиссы подынтегральной функции, блок анализа порядка подынтегральной функции, блок сдвига мантиссы функции на один разряд влево-вправо, выход одного сумматора мантиссы подынтегральной функции соединен с одним входом множительного блока, другой вход которого соединен с одним входом и с первым выходом интегратора, а выход — со вторым выходом интегратора, причем выход сумматора мантисс приращений подынтегральной функции соединен с одним входом одного сумматора подынтегральной функции и со входом блока задержки, выход которого соединен с одним входом другого сумматора мантисс подынтегральной функции, выход которого соединен со входом сдвигающего регист10 ра мантиссы подынтегральной функции, а;выход сдвига!ощего регистра порядка подынтегральной функции соединен с одним входом сумматора порядка подынтегральной функции, выход которого соединен со входом сдви15 гающего регистра порядка подынтегральной функц!!т!.

Недостатком этого интегратора является необходимость предварительного расчета начальных значений разностей между порядком

20 подынтегральной функции и порядками прирашений подынтегральных функций и последующего их ввода в решающие блоки однородной цифровой интегрирующей структуры (масштабирование начальных данных). Мас25 штабирование начальных данных имеет смысл использовать в узко-специализированных интегрирующих структурах, предназначенных для ограниченного круга задач, когда масштабирование при переходе от задачи к

З0 задаче практически не меняется, например, 590774

G0

65 при использовании цифровых интегрирующих структур в системах управления. Этот метод неудобен при расширении круга задач, когда от задачи к задаче масштабирование претерпевает большие изменения.

Целесообразным оказывается автоматический расчет начальных значений разностей порядков с помощью самой ОЦИС. Этот расчет осуществляется в процессе выравнивания начальных порядков. Суть процесса выравнивания начальных порядков состоит в том, чтобы определить начальные значения разностей порядков в соответствии с порядками Пр, начальных значений функций, для чего в цифровом интеграторе требуется преобразовать код начального порядка подынтегральной функции П„, в поток одноразрядных приращений, осуществить уравнение этим потоком и формированием приращений порядка подынтегральной функции и начальных значений разностей порядков, не выходящих за пределы допустимых значений.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в известное устройство введены блок выравни. вания начальных порядков и блок управления выравниванием начальных порядков,причем первый вход блока управления выравнивания начальных порядков соединен со входом переменной интегрирования интегратора, второй — с выходом блока образования приращения порядка подынтегральной функции, выход регистра порядка подынтегральной функции соединен с первым входом блока выравнивания начальных порядков, второй вход которого соединен с первым выходом блока управления выравниванием начальных порядков, третьими входами реверсивных счетчиков и пятым выходом интегратора, третий — с первым входом приращения подынтегральной функции интегратора и со вторым входом регистра мантиссы подынтегральной функции, выход — с третьим входом блока управления выравниванием начальных порядков, второй выход которого соединен с шестым выходом интегратора, остальные входы блока управления выравниванием начальных порядков соединены с третьими выходами блоков анализа состояний счетчиков.

Блок-схема устройства представлена на чертеже.

Схема содержит регистр 1 мантиссы подынтегральной функции длиной и разрядов, ð(гистр 2 порядка подынтегральной функции длиной Q 1р)а з31р)я д оoв, сумматор 3 мантисс приращений, сумматоры 4, 5 мантиссы подынтегральной функции, сумматор 6 порядка функции, множительный блок 7, блок 8 задер>кки, блок 9 анализа мантиссы подынтегральной функции, блок 10 анализа порядка функции, блок 11 образования приращений порядка подынтегральной функции, блок 12 управления сдвигами мантиссы функции, блок 13 сдвига мантиссы функции на один разряд вле5

1О

25 зо

4О

45 во-вправо, управляемые регистры 14, 15, элсменты запрета 16, 17, реверсивные счетчики

18, 19, блоки 20, 21 анализа состояний счетчиков, блок 22 выравнивания начальных порядков, блок 23 управления выравниванием начальных порядков.

Работает интегратор следующим образом.

Прп вводе начального значения функции по первому входу интегратора в регистр 1 мантиссы подынтегральной функции заносится начальное значение мантиссы Пр, подынтегральной функции, в блок 22 заносится начальное значение порядка П»„подынтсгральпой функции. Одновременно из регистра 2 в олок 22 поступает знач(пие порядка подынтегральной функции П»;. В блоке 22 образуется разность порядков 6 П„„. После ввода начальных данных, т. е. собственно в процессе выравнивания начальных порядков, в блоке

23 управления выравниванием начальных порядков в зависимости от образованной в блоке 22 разности порядков б П„„, приращения порядка VH»(, <) подынтегральной функции, поступающего с выхода блока 11 образования приращения порядка подынтегральной функции, приращения порядка 7П»((ь ) переменной интегрирования, поступающего со входа переменной интегрирования интегратора, формируется приращение порядка V(б П»,), поступающее на вход блока 22, где формируется текущее значение разности порядков б Пр(;+ ), на третьи входы счетчиков реверсивных 18, 19 для формирования начальных значений разностей L.„ïîðÿäêîâ и на выход интегратора для учета в других интеграторах, и сигнал выравнивания начальных порядков, выдаваемый из цифрового интегратора в устройство управления, для чего в блоках 20, 21 анализа состояний счетчиков образованы дополнительные выходы, которые поступают на М входов блока 23 управления выравниванием начальных порядков.

На (i+1)-м цикле вычислений на входы интегратора поступают приращения подынтегральной функции в виде мантисс Чт» „(((), Vm„(,+>) и одноразрядных приращений порядков П» ((. l)i П»ц(с- 1) °

Приращения порядков V П„,, (;+)) приращений подынтегральной функции поступают на счетчики 18, 19, где образуются новые значения разностей порядков Lv(i+1),B результате чего перестраиваются управляемые регистры

14, 15. На выходе блоков анализа состояний счетчиков 18, 19 появляются потенциалы, соответствующие новым состояниям счетчиков, которые подготавливают элементы запрета

16, 17. При прохождении мантисс приращений 7т»,, (j+f) через управляемые регистры 14, 15 мантиссы задерживаются в них на величину (n — Lv (i+1), определяемую состоянием счетчиков 18, 19, а мантисса Мр(;+ ) подынтегральной функции в это время задерживается на и разрядов в регистре 1, В рсзультате ман590774 тиссы приращений сдвигаются вправо относительно мантиссы функции на величину разностей порядков

L (l+ I) Пр(ПР (Е-г 1) °

Величина L (,+0 с помощью блока 11 образования приращений порядка подынтегральной функции всегда поддерживается положительной. Если величина L (;+() больше длины управляемого регистра, то с помощью элементов запрета 16, 17 прохождение мантисс

Vm>; (,+i) на регистры 14, 15 запрещается посредством подачи на запрещающие входы элементов запрета 16, 17 сигналов с выходов блоков 20, 21, соответствующих значениям разностей порядков L (;+,>, большим длины управляемого регистра.

На выходе управляемых регистров 14, 15 приращения подынтегральпой функции имеет порядок функции П„;. Следовательно, все слагаемые поступают на входы сумматоров мантисс 3, 5 и через блок задержки 8 на входы сумматора 4 в одном порядке.

Блоки анализа 20, 21 вырабатывают такие сигналы о состояниях счетчиков 18, 19, один из сигналов используется в блоке 11 при образовании приращения порядка 7Пр(,+1> и при формировании 7П„(;()=+1, а другой— в том же блоке 11 используется при формировании отрицательного приращения х7П (;+1)—=

= — 1.

Блок 9 анализа мантиссы подынтегральной функции вырабатывает сигналы

М„((+(> )1 х/М„-(;+>) (— 1 и

2 — ) М, ((+ () — 2 — .

Первый поступает на вход блока 11 образования приращения порядка функции в качестве одного из управляющих сигналов при формировании 7Пр(;+1 — — +1, второй — при формировании V p(i-;I) = — 1.

Блок 10 анализа порядка подынтегральной функции вырабатывает сигналы

П,) — 2(и П,)2(.

Первый поступает на вход блока 11 образования приращения порядка подынтегральной функции в качестве одного из управляющих сигналов при формировании VH„(;+i) —— — 1, второй поступает на выход интегратора как сигнал переполнения (р.

Блок 11 образования приращения порядка подынтегральной функции по результатам анализа поступающих сигналов вырабатывает сигнал 7П„(,+„, равный +1, или — 1, или 0.

Эти сигналы поступают на вход блока 12 управления сдвигами мантиссы функции, на сумматор порядков 6, на выход интегратора в качестве выходного приращения порядка функции П„((+i>, на реверсивные счетчики

18, 19, на вход блока 23 управления выравниванием начальных порядков.

Блок 12 управления сдвигами вырабатывает сигналы сдвига мантиссы подынтегральной

I0

Зо

65 (рункции вправо при 7П„(,.(0 — — 1 или влево при 7П„(,+0= — 1. Эти сигналы поступают на блок 13 сдвига на один разряд влево — вправо мантиссы функции. По этим сигналам произойдет сдвиг (нормализация) мантиссы функции в следующем шаге интегрирования.

В данном шаге происходит сдвиг мантиссы по сигналам, выработанным в предыдущем шаге интегрирования.

Приращение порядка 7П„(;() поступает на сумматор порядков 6, где складывается с порядком функции, находящимся в регистре 2.

На выходе сумматора 6 формируется новое значение порядка П„(;+0 функции, которое записывается в регистр 2.

Приращение порядка 7П„ (;+0 переменной интегрирования поступает непосредственно на другой выход интегратора и на второй вход блока 23 управления выравниванием порядков. На третий выход интегратора с выхода множительного блока выдается мантисса приращения интеграла.

Режим выравнивания начальных порядков продолжается до тех пор, пока разность порядков 6 Про станет равной нулю, т. е. пока разность порядков б Про полностью преобразуется в поток приращений.

Выравнивание начальных порядков позволяет существенно сократить время интегрирования и тем самым сократить затраты на вычисление.

Формула изобретения

Цифровой интегратор с плавающей запятой по авт. св. Мо 510727, отличающийся тем, что, с целью повышения быстродействия, в него введены блок выравнивания начальных порядков и блок управления выравниванием начальных порядков, причем первый вход блока управления выравниванием начальных порядков соединен со входом переменной интсгрирования интегратора, второй — с выходом блока образования приращения порядка подынтегральной функции, выход регистра порядка подынтегральной функции соединен с первым входом блока выравнивания начальных порядков, второй вход которого соединен с первым выходом блока управления выравниванием начальных порядков, третьими входами реверсивных счетчиков и пятым выходом интегратора, третий — с первым входом приращения подынтегральной функции интегратора и со вторым входом регистра мантиссы подынтегральной функции, выход — с третьим входом блока управления выравниванием начальных порядков, второй выход которого соединен с шестым выходом интегратора, остальные входы блока управления выравниванием начальных порядков соединены с третьими выходами блоков анализа состояний счетчиков.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР No 510727, кл. G 06J 1/02 от 17.07.73.

590774

Составитель В. Тарасов

Техред А. Камышникова Корректор 3. Тарасова

Редактор P. Киселева

Типография, пр, Сапунова, 2

Заказ 1474/9 Изд. № 175 Тираж 892 Подписное

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, %-35, Раушская наб., д. 4)5