Вычислительное устройство для решения линейных дифференциальных уравнений

 

(i ц Уб 9572

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 18.07.78 (21) 2648437/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 07.10.80. Бюллетень № 37 (45) Дата опубликования описания 07.10.80 (51) М. Кл. б 061 1/02

Государственный комитет (53) УДК 681.14 (088.8) па делам изобретений и открытий (72) Авторы изобретения

В. О. Курт-Умеров и С. А. Шаповалов

Украинский заочный политехнический институт (71) Заявитель (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ РЕШЕНИЯ

ЛИНЕЙНЫХ ДИФФЕРЕНЦИАЛЬНЪ|Х УРАВНЕНИЙ

Изобретение относится к области вычислительной техники и может быть использовано при построении цифро-частотных интегрирующих машин.

Известна цифровая интегрирующая система для решений линейных дифференциальных уравнений, содержащая регистры приращений, умножители, первые входы которых подключены к выходам регистров приращений, коммутатор, информационные 1р входы которого подключены к выходам умножителей, интеграторы, входы которых подключены к выходам коммутатора, память .коэффициентов, выход которого соединен с вторыми входами умножителей, 1ч блок управления, первый вход которого соединен с управляющим входом коммутатора, а второй вход — с входом памяти коэффициентов (1).

К недостаткам цифровой интегрирующей 20 системы следует отнести большие аппаратурные затраты, а также низкое быстродействие.

Наиболее близким техническим решением к изобретению является вычислительная система для решения линейных дифференциальных уравнений, содержащая регистры приращений, выходы которых соединены с первыми входами устройства умножения переменных, первую группу элементов çp

И, выходы которых соединены с входами регистров приращений, сумматоры приращений, первые входы которых подключены к выходам интеграторов, а выходы соединены с первыми входами элементов И первой группы, коммутатор, информационные входы которого подключены к выходам интеграторов, а выходы соединены с выходами системы, запоминающее устройство коэффициентов, первый выход которого соединен с первым входом устройства умножения функций, второй — с вторыми входами устройств умножения функций и переменных, а третий — с первыми входами интеграторов, вторую группу элементов

И, первые входы которых подключены к выходу (р+1) — входового сумматора, а выходы — к вторым входам интеграторэв, третью группу элементов И, первые входы которых подключены к выходам с первого по (р — 1)-й интеграторов, а выходы соединены с третьими входами со 2-ro по р-й интеграторов, запоминающее устройство порядков, сумматор порядка, первый вход которого подключен к выходу запоминающего устройства порядка, регистр порядка, выходы которого соединены с вторыми входами элементов И третьей группы, дешифратор порядка, вход которого подключен к выходу сумматора порядка, первый

769572 выход и второму входу первого элемента

И второй группы, а остальные (р — 1) выходы соединены с информационными входами регистра порядка и вторыми входами с второго по р-й элементов И второй группы, устройство управления, первый выход которого соединен с входами запоминающих устройств порядка и коэффициентов, второй и третий — соответственно с вторым входом сумматора порядка и с управляющим входом регистра порядка, а четвертый — с вторыми входами сумматоров приращений элементов И первой группы и управляющим входом коммутатора (2).

К недостаткам вычислительной системы для решения линейных дифференциальных уравнений следует отнести низкое быстродействие, а также большие аппаратурные затраты.

Целью изобретения является увеличение быстродействия и упрощение устройства.

Поставленная цель достигается тем, что вычислительное частотное устройство для решения линейных дифференциальных уравнений, содержащее п интеграторов, п умножителей, память коэффициентов и начальных условий, регистр порядка, коммутатор, блок управления, (и+1) элементов

И, причем первый выход памяти коэффициентов и начальных условий соединен с первыми входами п умножителей, второй выход — с первыми входами п интеграторов, выходы которых соединены с информационными входами коммутатора, управляющий вход которого соединен с первым выходом блока управления, второй выход которого подключен к входам памяти коэффициентов и начальных условий и регистра порядка, группа выходов которого соединена с первыми входами (n — 1) элементов

И, включает и преобразователей «код частота», делитель, блок хранения знака и блок памяти, причем выход блока памяти псдключен к второму входу первого умножителя и к первому входу блока хранения знака, выход которого соединен с вторыми входами п интеграторов, третьи входы которых соединены с выходами соответствующих умножителей, третий выход блока управления соединен с первыми входами делителя и блока памяти, второй вход которого подключен к выходу регистра порядка, выход делителя соединен с первыми входами п преобразователей «код — частота», вторые входы которых соединены с выходами соответствующих интеграторов, выходы и преобразователей «код †часто» соединены с группой входов блока памяти, выходы (п — 1) преобразователей «код — частота» подключены к вторым входам соответствующих элементов И, выходы которых соединены с вторыми входами соответствующих умножителей, начиная со второго, первый выход памяти коэффициентов и начальных условий соединен с вторым

Зо

65 входом блока хранения знака, третий вход которого соединен с четвертым выходом блока управления.

На чертеже представлена блок-схема вычислительного устройства для решения линейных дифференциальных уравнений.

Устройство содержит п интеграторов 1, ri преобразователей «код — частота» 2, п умножителей 3, делитель 4, память коэффициентов и начальных условий 5, блок хранения знака 6, блок памяти 7, регистр порядка 8, коммутатор 9, блок управления 10, (п — 1) элементов И 11.

Вычислительное устройство позволяет решать линейные дифференциальные уравнения любого порядка.

Количество интеграторов, используемых при решении, равно порядку дифференциального уравнения.

Из памяти 5 на входы интеграторов 1, на входы умножителей 3, а также на вход блока 6 поступают коды, выражающие соответственно значения начальных условий, коэффициенты передачи интеграторов 1 и знаки производных.

Импульсный поток с опорной частотой fo, несущей информацию о приращениях независимой переменной, преобразуясь в двоичном делителе 4, поступает на входы преобразователей «код — частота» 2, с помощью которых происходит трансформация кодов интеграторов 1 в импульсные потоки с частотами /;(/), определяющие текущие значения i-х производных. Эта информация кратковременно задерживается в блоке 7 и в промежутках времени между очередными приращениями независимой переменной считывается с частотой f o. В первом интеграторе происходит накопление импульсов обратных связей со знаками, определяемыми блоком 6. Тогда на выходе первого интегратора образуется код, выражающий величину правой части дифференциального. уравнения. Понижение порядка производной происходит от предыдущего интегратора к последующему. Выходы интеграторов

1 подключаются к выходам коммутатора 9 под воздействием сигнала блока управления 10.

Данное устройство обеспечивает уменьшение времени решения линейных дифференциальных уравнений приблизительно в

500 раз.

Формула изобретения

Вычислительное устройство для решения линейных дифференциальных уравнений, содержащее и интеграторов, п умножителей, память коэффициентов и начальных условий, регистр порядка, коммутатор, блок управления и (п — 1) элементов И, причем первый выход памяти коэффициентов и начальных условий соединен с первыми входами п умножителей, второй выход — с первыми входами п интеграторов, Составитель Н. Палеева

Техред И. Пенчко Корректор E. Жаворонкова

Редактор О. Филиппова

Заказ 2401/11 Изд. № 493 Тираж 772 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открыгий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 выходы которых соединены с информационными входами коммутатора, управляющий вход которого соединен с первым выходом блока управления, второй выход которого подключен к входам памяти коэффициентов 5 и начальных условий и регистра порядка, группа выходов которого соединена с первыми входами (п — 1) элементов И, отлич а ю щ е е с я тем, что, с целью увеличения быстродействия и упрощения устройства, 10 оно содержит п преобразователей «код— частота», делитель, блок хранения знака и блок памяти, причем выход блока памяти подключен к второму входу первого умножителя и к первому входу блока хранения 15 знака, выход которого соединен с вторыми входами п интеграторов, третьи входы которых соединены с выходами соответствующих умножителей, третий выход блока управления соединен с первыми входами 20 делителя и блока памяти, второй вход которого подключен к выходу регистра порядка, выход делителя соединен с первымИ входами п преобразователей «код — частота», вторые входы которых соединены с выходами соответствующих интеграторов, выходы п преобразователей «код — частота» соединены с группой входов блока памяти, выходы (п — 1) преобразователей

«код — частота» подключены к вторым входам соответствующих элементов И, выходы которых соединены с вторыми входами соответствующих умножителей, начиная со второго, первый выход памяти коэффициентов и начальных условий соединен с вторым входом блока хранения знака, третий вход которого соединен с четвертым выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 481051, кл. G 06J 1/02, 1975.

2. Авторское свидетельство СССР № 469980, кл. G 06J 1/02, 1975 (прототип).