Интегро-дифференциальный вычис-литель

 

ежике

ИЕ: 4 о

Союз Советских

Социалистических

Рееттублик

>798902

К АВТОИЗОМУ Свй ИПИЛ (б1) Дополнительное к авт. свид-ву (22) Заявлено 22.01. 79 {21) 27159

51)м. КЛ.З

G 06 J 1/02

С ПРИСОЕДИНЕНИЕМ ЗаЯВКИ Ио (23) Приоритет

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 2З,01Б1. Гюллет

5Ç) УДК 681. .14(088.8) Дата опубликования описания 2 (72) Авторы изобретения

В.Л. Баранов и Г.Л. Баранов

Ордена Ленина институт кибернетики AH Украинской CCP и институт электродинамики AH Украинской ССР (71) Заявители (54) ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ

Изобретение относится к автомати. ке и вычислительной технике и может быть использовано для моделирования и управления динамическими объектамк в различных отраслях промышленности.

Известны аналоговые интегро-дифференциальные устройства, содержащие аналоговые интеграторы,.сумматоры и масштабные блоки для задания коэффициентов передачи (1).

Недостатком аналоговых интегродифференциальных устройств является низкая точность вычисления выходных сигналов в случае достаточно больших значений постоянных времени, характерных для многих технологических процессов. —, Наиболее близким техническим решением к предлагаемому является интегро-дифференциальный вычислитель, содержащий. четыре регистра, сумматор, два блока дополнительного кода, блок синхронизации, три триггера, элементы И, ИЛИ и элемент задержки,- причем вход первого регистра подключен к выходу сумматора и первому входу блока знака, второй вход которого подключен к первой входной шине, первый вход сумматора под; ключен к выходу первого блока до- ЗО полнительного кода, второй вход сумматора подключен к выходу первого элемента ИЛИ, входы которого подключены к выходам первого и второго элементов И, подключенных первыми входами соответственно к прямому и инверсному выходам первого триггера, выход первого регистра подключен ко второму входу первого элемента И, блок синхронизации подключен первым выходом к инверсным входам первого, второго и третьего триггеров, вторым вйходом — к третьему входу блока знака и третьей группой выходов — к четвертой группе входов (23.

Недостатками известного устройства является относительно высокие аппаратурные затраты и низкое быстродействие.

Относительно высокие аппаратурные затраты на реализацию интегродифференциального вычислителя с помощью цифровых интеграторов вызваны ростом колиЧества цифровых интеграторов в зависимости от сложности интегро-дифференциальногопреобразования.

Низкое быстродействие цифровых дифференцильных анализаторов связа-

798902 но с вычислениями одноразрядных при ращений на одном шаге, что требует значительного количества шагов на интервале интегрирования.

Цель изобретения — упрощение вычислителя и повышения его быстродействия.

Поставленная цель достигается тем, что н интегро-дифференциальном ййчЫс» лителе, содержащем блок синхронизации, регистры, сумматор,,блоки формирования дополнительного кода, блок хранения знака, триггеры, элементы И, ИЛИ, и элемент задержки, причем вход первого регистра подключен к выходу сумматора и первому входу блока хранения знака, второй вход которого подключен к первому входу вычислителя, первый вход сумматора соеди- . нен с выходом первого блока формирования дополнительного кода, второй вход сумматора подключен к выходу первого элемента ИЛИ, входы которого подключены соответственно к выходам первого и второго элементов

И, первые входы которых подключены соответственно к прямому и инверс-. ному выходам первого триггера, выход первого регистра подключен ко второму входу первого элемента И, первый ныход блока синхронизации подключен к инверсным входам первого, второго и третьего триггеров, второй выход — к.третьему входу блока хранения знака, группа выходов к группе входов блока хранения знака, второй вход второго элемента И подключен к первому входу второго блока формирования дополнительного кода непосредственно и через элемент задержки — к выходу первого регистра, первый вход первого блока формирования дополнительного кода подключен к выходу третьего элемента

И, первый вход которого подключен к выходу второго регистра, второй вход - к прямому выходу второго триггера, вторые входы первого и второго блоков формирования дополнительного кода подключены к выходу блока хранения знака и к первому выходу вычислителя, выход второго блока формирования дополнительного кода подключен к первому входу четвертого элемента И, выход третьего регистра подключен к первому входу пя того. элемента И, входы второго элемента ИЛИ подключены соответственно к выходам четвертого и пятого элементов И, вход четвертого регистра подключен к выходу второго элемента

ИЛИ и к первому входу шестого элемента И, второй вход которого подключен к третьему выходу блока синхронизации, а выход — к прямому входу второго триггера, входы третьего элемента ИЛИ подключены соответственно к выходам седьмого и восьмого элементов И, выход третьего элемента

ИЛИ соединен с входом третьего регистра, первый вход седьмого элемента И подключен ко второму входу вычислителя, второй вход — к прямому выходу третьего триггера, инверсный выход которого соединен с. гретьим входом вгорогo элемента И, вторым входом пятого элемента И и первыми входами восьмого и девятого элементов И элемента и подключен к выходу четвертого регистра, прямой вход третьего триггера соединен с вторым выходом блока синхронизации, четвертый выход которого подключен ко второму входу девятого элемента И, выход которо15 го соединен с прямым входом первого триггера, второй выход вычислителя соединен с выходом четвертого элемента И.

Для настройки вычислителя осуществляется ввод постоянных коэффици- ентов А,.В и С и начальных условий и Х -a . Далее с постоянным шау гом h согласно (1) осуществляется

20 Иа фиг. 1 изображена структурная схема интегро-дифференциального вычислителя, на фиг. 2 — структурная схема блока знака и блока синхронизации.

Я Интегро-дифференциальный вычислителы(фиг. 1) содержит четыре регистра 1-4, сумматор 5, дна блока б и 7 формирования дополнительного кода, блок 8 хранения знака, блок 9 синхронизации, три триггера

10-12, три элемента 13-15 ИЛИ, элемент 1б задержки, девять элементов

17-25 И, два входа 2б-27 и дна выхода 28-29.

Интегро-дифференцильный вычислитель для каждого -ro цикла отрабатывает рекуррентное соотношение т =М„,+ ВХ„,+ CX.„(1) где Y и У„ - значейия выходной неличины соответственно на:i-м и (1-1) цикле. вычислений

А, В, С вЂ” постоянные коэффйциенты, значения кото45 рых зависят от шага по независимой пере- менной, согласно которому осуществляется переход от

50 (i -1) -ro к i -му и по следующим циклам вычислений, а так же от вида реализуемого интегро-дифференциального преобразонания;

Х„- и Х„ †значения входной ве-. личины соответственно на i-м и(1-1)-м цикле вычислений.

798902

1. TP

2Т

2Т (AT-T+h?

h (AT"T+Ah) К

TP+1 .

Т

TP

КТР

TP+1

К/TP + 1/

У Р 0 1

TgP + 1

Т Р + 1 т В

0,5kh-Т К

О 5МЬ+Т К

Г2

I требуемое интегро-дифференциальное преобразование входной величины, задаваемой дискретными значениями.

Предварительный расчет постоянных ,коэффициентов А, В и С для часто реализуемых видов интегро-дифференциальных преобразований осуществляем по формулам приведенным в таблице, зная коэффициент усиления и постоянную времени Т (либо Т и Т ) задан-.. ной передаточной функции. На закон изменения входной Х никаких ограни- ® чений нет. Шаг последовательного преобразования входной величины Х в выходную Y выбирается из заданной точности.и.условий, определяемых. в.В исходном состоянии триггеры

10-12 находятся в нулевом состоянии.

Сигнал инверсного выхода триггера

10. совместно с сигналом инверсного выхода триггера 12 поддерживает элемент 18 в открытом состоянии:

Элемент 17 И закрыт сигналом прямого выхода триггера 10, а элемент

19 И закрыт сигналом прямого выхода триггера 11.

Элементы 21 И, 24 И и 25 И открыты сигналами с инверсного выхода триггера 12, сигналы прямого выхода которого поддерживают в закрытом состоянии элементы 20 И и 23 И. Элементы

22 И и 25 И по вторым входам закрыты сигналами с четвертого и пятого выходов блока 9 синхронизации соот- 60 ветственно.

В регистр 1 из (n-1) — н разрядов, который дополняется элементов 1б задержки до и разрядов, записывается двоичный код начальных условий Я делом задачей моделирования или уп равления. ,цля двоичных переменных соотношение (1) можно записать в вице где Y>,<< - двоичная переменная J-го разряда величины Y„ q

Х;,и Х,."- двоичные переменные j-x разрядов величин Xf-i u

Х; соответственно;

n — количество разрядов представления двоичных переменных в вычислителе.

Интегро-дифференциальный вычислитель работает следующим образом. стоянные коэффициенты

Yq ..Если Yq отрицательная величина то в регистр 1 записывается дополнйтельный код У

В регистре 2, емкостью 3п разрядов, хранятся последовательным способом три и разрядных постоянных коэффициента A В и С, которые предварительно вычислены в таблице для данного вида интегро-дифференци-, -ального преобразования.

В старшие и разрядов регистра 3, емкостью 2п разрядов, записываются двоичные коды начальных условий Х а младшие .и разрядов регистра 3 очищены.

Регистр 4 содержит п-1.разряд и в исходном состоянии очищен.

Как видно из таблицы знаки коэффициентов А и С всегда положительны для этих передаточных функций °

Знак коэффициента В записывается в триггер 33 блока 8 знака.

798902

Знак начального условия У записывается в триггер 34 блока 8 знака и в последний (старший) разряд регистра 1.

Знак начального условия Х записывается в первый разряд регистра 31 сдвига блока 8.

После пуска интегро-дифференциальноГо вычисления генератор 37 блока 9 синхронизации начинает вырабатывать тактовые сигналы с частотой которые с помощью делителя 38 час. тоты, имеющего коэффициент деления равный л, преобразуются в синхро" низирующие импульсы и-ных разрядов, действующих с частотой f/n на первом выходе 43 блока 9 синхронизации, на четвертом выходе 45 которого с помощью элемента 39 задержки вырабатываются синхронизирующие импульсы первых разрядов, действующие также с частотой f/n.

Счетчик 40 имеет коэффициент пересчета К-3 и осуществляет деление частоты входных импульсов в три раза. TBKHM образом, на выходе переполнения счетчика 40 действуют синхронизирующие импульсы с частотой

f/3п, которые поступают на,нятый выход 46 блока 9 синхронизации, и на вход делителя 41. Дешифратор 42 из выходных сигналов триггеров. счетчика 40 выделяет три выходные последовательности сигналов сдвинутых друг относительно друга на длительность n/f и действующих с частотой

f/3n. Выходные сигналы дешифратора

42 управляют работой коммутатора 32 блока 8 знака.

Делитель 41 имеет коэффициент деления равный n . На выходе делителя

41 вырабатываются импульсы, период которых равен Зп /f.

Эти импульсы, поступая на второй выход 44 блока 9 синхронизации определяют время одного цикла вычислений.

На вход 26 интегро-дифференциального вычислителя поступает двоичный сигнал, соответствующий знаку вход« ной величины Х;, а на вход 27 последовательно, начиная с младших разрядов, подается двоичный код абсолютной величины Х;, Первый импульс на втором выходе

44 блока 9 синхронизации установит триггер 12 в единичное состояние и поступив на ширину сдвига регистра

31 блока 8, сдвинет знак начально-. го условия Хо во второй разряд, а в первый разряд регистра сдвига 31 запишет знак входной величины Х на первом цикле вычислений.

Переход триггера 12 в единичное состояние обеспечивает блокировку элемента 18 И, 21 И, 24 И, 25 И сигналом с инверсного выхода и отпирание элементов 20 И и 23 И сигналом с прямого выхода. ъ

Двоичный лод абсолютной величины входа Х на первом цикле вычислений поступает .последовательным способом

I начиная с младших разрядов, с входной шины 27 через элементы 23 И и

15 ИЛИ на вход регистра.3, в котором в это время двоичный код начальных условий Хд сдвигается из п старших разрядов в и младших разрядов. Таким образом, h группе и старших разрядов регистра 3 записывается двоичный код Х, а в группе и младших разрядов двоичный код Х„.

В это время двойчный код начальных условий Уо с выхода регистра

1 через элемент 16 задержки поступа1 ™" ет на первый вход блока 7, на второй вход которого поступает с выхода триггера 34 через коммутатор 32 блока 8 двоичный код знака У0

Если знак Уо положительный, то

20 блок 7 пропускает двоичный код величины Уо без изменения, а в случае . отрицательного знака Уо преобразует код величины Y в дополнительный код »

Так как в исходном состоянии началь25 ные условия У записываются в регистр

1 с учетом знака в дополнительном коде, то на выходе блока 7 образуется прямой код абсолютной величины

)Y j независимо от знака.

Прямой код абсолютной величины У с выхода блока 7 поступает последовательным способом, начиная с младших разрядов, через элемент 20 И и 14 ИЛИ на первый вход элемента

22 И и вход регистра 4.

На второй вход элемента 22 И с четвертого выхода блока 9 синхронизации поступает синхронизирующий импульс первого разряда.

40 Если в первом разряде абсолютной величины Y записан нулевой код, то элемент 22 И останется закрытым и триггер 11 не изменит своего нулевого состояния.

Если в первом разряде абсолютной величины Уо записан единичный код, то элемент 22 И сработает и установит триггер 11 в единичное состояние, что приведет к отпиранию элемента 19 И сигналом прямого выхода триггера 11.

Двоичный код коэффициента А считывается с выхода регистра 2 последовательным способом, начиная с младших разрядов и через элемент 19 И поступает на первый вход блока б дополнительного кода, на второй вход которого поступает в это время знак

Уо с выхода блока 8.

Если знак Уо положительный, то блок .б пропускает двоичный код коэффициента A без изменения íà r-.åðâûé вход сумматора. 5.

Если знак Уд отрицательный, то блок б преобразует код коэффициента (f5 А в дополнительный код.

798902

Поскольку в это время триггер

10 находится в нулевом состоянии, а триггер 12 — в единичном, то элементы 17 И и 18 И закрыты сигналом прямого выхода триггера 10 и сигна лом инверсного выхода триггера 12 соответственно. В результате на втором входе сумматора 5 действует нуле вой код с выхода элемента 13 ИЛИ.

Прямой или дополнительный код коэффициента A с выхода блока б записывается через сумматор 5 в. регистр

1, после чего синхронизирующий сигнал и-го разряда с первого выхода блока 9 синхронизации сбросит триггеры 11 и 12 в нулевое состояние.

Переход триггера 12 в нулевое состояние обеспечивает с помощью элемента 20 И отключение выхода блока 7 от входной цепи регистра 4 и отключение с помощью элемента 23 И входной шины 27 от входной цепи регистра 3.

Отпирание элементов 21 И и 24 И сигналом инверсного выхода триггера

12 обеспечивает подключение выхода регистра 3 к входу регистра 4, выход которого подключается к входу регистра 3.

В результате регистры 3 и 4 объединяются в один регистр общей емкостью в 3n — 1 двоичный разрядов.

Причем, в момент объединения с выхода регистра 3 считывается первый разряд кода Х, а с выхода регистра 4 — второй разряд кода У, .

Первый (младший) разряд кода

Хц с выхода регистра 3 поступает через элементы 21 И и,14 ИЛИ на первый вход элемента 22 И и на вход регистра 4.

Если в первом разряде величины

Х о записан единичный код, то элемент 22 И срабатывает и установит триггер 11 в едииничное состояние, который сигналом прямого выхода открывает элемент 19 И.

В это время с выхода регистра 2 считывается последовательным способом, начиная с младших разрядов, двоичный код коэффициента В, который поступает через блок 6 в прямом или дополнительном коде в зависимости от знака произведения в Хо на первый вход сумматора 5. Знак произведения в Хо формируется элементом несовпадейия 35 и через коммутатор 32- блока 8 подается на второй вход блока б.

На первый вход сумматора 5 в это время поступает с выхода регистра 1 через элемент 16 задержки, элемент

18 И и элемент 13 ИЛИ коэффициент

А, ранее записанный в регистр 1.

Элемент 18 И открыт, так как триггеры 10 и 12 находятся в нулевом состоянии.

Сумматор 5 произведет суммирование коэффициентов A и В последовательным способом. результат суммирования с выхода сумматора 5 записывается в регистр 1.

После сложения коэффициентов A и В q выхода регистра 2 считывается коэффициент С, в это время с выхода регистра 3 поступает двоичный код величины Х, начиная с младшего разряда . Первый разряд кода Х с выхода регистра 3 через элементы 21 И и 14

ИЛИ поступает на первый вход элемента, 22 И и вход регистра 4.

Если в первом. разряде величины Х записан единичный код, то элемент

22 H срабатывает и установит триггер 11 в единичное состояние.

15 Коэффициент С с выхода регистра:

2 через элемент 19 И, открытый прямым выходом триггера 11, и блок 6 поступает в прямом или дополнительном коде в зависимости от знака

Щ величины Х, на первый вход сум-. матора 5. Код знака величины Х считывается с первого разряда регистра 31 и с помощью коммутатора 32 блока 8 знака подключается к второму входу блока 6.

Таким образом, на первый вход сумматора 5 поступает пРямой или дополнительный код коэффициента С, а на его второй вход считывается с выхода регистра 1 через элемент 16 задержки, элемент 18 И и элемент

13 ИЛИ двоичный код предыдущей суммы коэффициентов A и В.

Сумматор 5 выполняет сложение двоичных кодов коэффициентов С, A+B и результат сложения записывается в регистр 1.

После этого.на пятом выходе 46 блока 9 синхронизации вырабатывается импульс, который пройдет через

4Р элемент 25 И, открытый сигналом инверсного выхода триггера 12, на прямой вход триггера 10 и установит его в единичное состояние.

Переход триггера 10 в единичное

4$ состояние приводит к подключению выхода регистра 1 с помощью элемента

17 И, открытого сигналом прямого выхода триггера 10, и элемента 13 ИЛИ, к второму входу сумматора 5, При ур этом, элемент 18 И закрыт сигналом инверсного выхода триггера 10, обеспечивая стирание с младшего. разряда суммы коэффициентов.

Подключение выхода регистра 1 к второму входу сумматора приводит к сдвигу информации в регистре 1 на один разряд в сторону младших разрядов по отношению к синхронизирующим импульсам четвертого выхода 45 блока 9 синхронизации. В результате бО сдвига информация s регистре 1, который содержит п — 1 разряд, с синхронизирующим импульсом первого разряда на четвертом выходе 45 блока 9 синхронизации совпадает второй разряд

65 суммы коэффициентов, записанной в ре798902

12 гистре 1. В случае сдвига на один разряд в регистре 1 дополнительного кода, накопленной суммы коэффициентов, знаковый разряд сцвигается в п 1 разряд по правилу сцвига дополнительного кода и персзаписывается с выхода регистра 1 через элемент

16 задержки, элементы 18 И и 13 ИЛИ, сумматор 5 на вход регистра 1 по мес ту n-го разряда. Триггер 10 в это время устанавливается в нулевое состояние сигналом первого выхода 43 блока 9 синхронизации, обеспечивая восстановление в и-ом разряде единичного кода знака. В регистре 2, который содержит Зп разрядов, сдвиг информации относительно синхронизирующих импульсов блока 9 синхронизации отсутствует.

Таким образом, сдвиг информации в регистре 1 на один разряд обеспечивает умножение на два,суммы коэффициентов. Сдвиг информации на один разряд .в регистре, состоящем из регистров 3 и 4, обеспечивает совпадение с первыми разрядами коэффициентов А, В и С следующих вторых разрядов соответствующих величин

YA i Xo u Xq

Второй разряд величины Уо считывается с выхода регистра 3 и через элементы 21 И и 14 ИЛИ поступает на первый вхоц элемента 22 И, на втс рой вход которого с четвертого выхода блока 9 синхронизации поступает синхронизирующий импульс первого разряда коэффициентов А, В и С.

Если во втором разряде величины

Y записан единичный код, то элемент 22 И срабатывает, устанавливая триггер 11 в единичное состояние.

Элемент 19 И открывается сигналом прямого выхода триггера 11, Двоичный код коэффициента A с выхода регистра 2.через элемент 19 И поступает на первый вход блока 6 дополнительного кода, на второй вход которого с выхода. блока 8 подается сигнал знака. величины Y

Прямой или дополнительный код коэффициента А с выхода блока 6 подается на первый вход сумматора 5, на второй ьход которого через элементы 13 ИЛИ и 18 И, открытый сигналом прямого выхода триггера 10, с выхода регистра 1 поступает, начиная с второго разряда, накоплен- ная в результате предыдущих вычислений cvMMB. коэффициентов А, В и С

Сумматор 5 выполняет суммирование, а результат записывается в регистр 1, после чего триггер 10 сбрасывается в нулевое состояние синхронизирующим сигналом первого выхода 43 блока 9 синхронизации.

Переход триггера 10 в нулевое состояние обеспечивает дополнение регистра 1, имеющего и-1 разряд, до и — разрядов с помощью элемено та 16 задержки и элемента 18 H открытого сигналом инверсного выхода триггера 10. Элемент 17 И закрывается сигналом прямого выхода триггера 10, обеспечивая отключение выхода регистра 1 от второго входа сумматора 5.

Дополнение регистра 1 до и разрядов обеспечивает отсутствие сдвига информации в регистре 1 до следующего синхрониэирующего импульса на пятом выходе 46 блока 9 синхронизации, который сформируется спустя время Зп/Г. За это время сумматор выполнит сложение произведений, коэффициентов А, В и С на соответствующие двоичные переменные вторых разрядов величины Y, Х

Х о o

-l

После генерации: импульса на пятом пыходе 46 блока 9 синхронизации произойдет сдвиг информации на один разряд в регистре 1 и регистре, образованном регистрами 3 и 4, также, как ранее описано.

Сумматор 5 осуществит сложение . произведений коэффициентов

А, В и С на соответствующие двоичные переменные третьих разрчдов величин У, Х и Х и т.д. о до тех пор, пока на втором выходе

44 блока 9 синхронизации не вырабатывается выходной импульс, который сформируется спустя интервал времени Зп /f после пуска устройг ства

За это время в регистре 1, дополненном элементом 16 задержки до и разрядов, накапливаются старшие и разрядов выходной величины Y согМ ласно соотношению (2), которые будут служить начальными условиями для следующего цикла вычислений.

В регистре, образованном объединением регистра 3 и 4 за время Зп/f произойдет сдвиг информации на п-разрядов, в результате которого двоичный коц величины Х сдвинется на место двЬичного кода начальных условий Хо.

Таким образом, вместо начального условия УО в регистре 1 образовал-: ся двоичный код нового значения выходной величины Y .. B группе и младших разрядов регистра 3 сдвигом вместо начального условия Х полуо чен двоичный код входной величины

Х на первом цикле вычислений. Трипгеры 10, 11 и 12 находятся в нулевом состоянии. Один цикл вычислений завершился и устройство вернулось в исходное состояние, но с новыми значениями начальных условий. В про1. цессе вычислений.интегро-дифферейциальный вычислитель будет работать аналогичным образом.

Например второй цикл вычисления начнется с момента генерации второго импульса на втором выходе 44

798902 блока 9 синхронизации, который установит триггер 12 в единичное состояние и, воздействуя на шину сдвига регистра 31, сдвинет знак входной величины,Х во второй разряд регистра 31, а в его первый разряд запишет знак входной величины Х .

Кроме этого, импульс синхронизации со второго выхода 43 блока 9 синхронизации поступит на первый вход элемента 36 И блока 8.Если в результате вычислений выходная величина

У изменит знак,,то в регистре 1 образуется дополнительный код старших разрядов выходной величины и в и-ом знаковом разряде появится сиг-. нал единичного кода, который с выхо,да сумматора 5 поступает на второй вход элемента 36 И блока знака. Срабатывание элемента 36 И приводит к переходу триггера 34, который при положительном знаке выходной величины находился в нулевом состоянии, в единичное состояние, соответствующее отрицательному знаку выходной величины.

Триггер 12 в единичном состоянии осуществляет блокировку сдвига в регистре 1 следующим образом.

Сигнал с инверсного выхода триггера 12 закрывает элемент 25 И, запрещая установку триггера 10 в единичное состояние. Поэтому во время нахождения триггера 12 в единичном состоянии регистр 1 дополняется элементом 16 задержки до и-разрядов и старшие и разрядов вычисленной величины У с выхода элемента 16 задержки поступают через блок 7, элемент 20, открытый сигналом прямого выхода триггера

12, и элемент 14 ИЛИ в виде прямого кода абсолютной величины )Y l на вход регистра 4 и первый вход элемента

22 И.

Двоичный код абсолютной величины входа jX I на втором цикле вычислений записывается последовательным способом с входной шины 27 в стар" шие и разрядов регистра 3, в котором в это.время двоичный код входа

Х на первом цикле вычислений сдвигается из и старших в и младшие разряды регистра 3.

Двоичный код начального условия входа Х сдвигается из и-младших .разрядов регистра 3 на его выход и стирается, так как элемент 21 И закрыт сигналом инверсного выхода триггера 12, который блокирует также элемент 1ф И, запрещая перезапись старших разрядов величины У< с выхода элемента 16 задержки через сумматор 5 на вход регистра 1, выпол няя этим очистку регистра,1.

Таким образом, в интегро-дифферен циальном вычислителе записывается новая Х„, Х;, Y„" q информация, исходная для следующего i-го цикла вычислений, и стирается Х, @ У< -@ информация, использованная в предыдущем (1-1)-м цикле вычислени11. Реализация требуемого интегро-дифференциального преобразования в последующих i+1 циклах выполняется также как и в описанном первом цикле при соответствующих новых начальных условИях.

Следуем отметить, что интегродифференциальный вычислитель можно применять для линейных интегро- . дифференциальных преобразований moбого порядка и по любой зависймой входной переменной X(t).

Чтобы осуществить интегро-диффе>

15 ренциальное преобразование высокого порядка нужно представить ее в виде произведения элементарных передаточных функций (таблица), .рассчитать их параметры, соединить пос @ ледовательно ряд одинаковых интегродифференциальных вычислителей в общем случае с различными начальными условиями и коэффициентами А, В и С.

В этом случае выходные шины 28 и 29 каждого предыдущего интегро-дифференциально "o вычислителя подключаются соответственно к входным шинам 26 и

27 последующего интегро-дифференциального вычислителя. Причем синхро- низация работы всего ряда из нескольких одинаковых интегро-дифференциальных вычислителей, реализующих каждый свою специфическую передаточную функцию, осуществляется от одного и того же блока 9 синхрониИ зации и следовательно в этом случае не требуется дополнительных затрат оборудования.

На базе унифицированных интегродифференциальных вычислителей можщ() но реализовать любые другие сложные, последовательно-параллельные схемы дискретного управления и комплексного моделирования динамических объектов.

Технико- экономические преимущества интегро-дифференциального вычислителя по сравнению с известным заключаются в простоте реализации и повышении быстродействия.

Формула изобретения

Интегро-дифференциальный вычислитель, содержащий блок синхронизации, регистры, сумматор, блоки формирования дополнительного кода, блок хранения знака, триггеры, элементы

И, ИЛИ и элемент задер>кки, причем вход первого регистра подключен к выходу сумматора и первому входу блока хранения знака, второй вход которого подключен к первому входу вычислителя, первый вход сумматора соединен с выходом первого блока формирования дополнительного кода, 79890?

16 второй вход сумматора подключен к выходу первого элемента ИЛИ, входы которого подключены соответственно к выходам первого и второго элементов И, первые входы которых подключены соответственно к прямому и инверсному выходам первого триггера, выход первого регистра подключен ко второму входу первого элемента И, первый выход блока синхрониза- ции подключен к инверсным входам первого, второго и третьего триггеров, второй выход - к третьему входу блока хранения знака, группа выходов, — к группе входов блока хранения знака, о т л и ч а ю щ и и с я тем, что, с целью упрощения вычислителя и повышения его быстродействия, второй вход второго элемента И подключен к первому входу второго блока формирования дополнительного кода непосредственно и через элемент задержки — к выходу первого регистра, первый вход первого блока формирования дополнительного кода подключен к выходу третьего элемента И, первый вход которого подключен к выходу второго регистра, второй вход — к прямому выходу второго триггера, вторые входы первого и второго блоков формирования дополнительногО кода подключены к выходу блока хранения знака и к первому выхоцу вычислителя, выход второго блока формирования дополнительного кода подключен к первому входу четвертого элемента И, выход третьего регистра подключен к первому входу пятого элемента И, входы второго элемента

ИЛИ подключены соответственно к выходам четвертого и пятого элементов И, вход четвертого регистра подключен к выходу второго элемента

ИЛИ и к первому входу шестого элемента И, второй вход которого подключен к третьему выходу блока сихронизации, а выход — к прямому входу второго триггера, входы третьего элемента ИЛИ подключены соответственно к выходам седьмого и восьмого элементов И, выход третЬего элемента ИЛИ соединен с входом третьего регистра, первый вход седьмого элемента И подключен ко второму входу вычислителя, второй вход— к прямоМу выходу третьего триггера, 15 инверсный выход которого соединен с третьим входом второго элемента

И, вторым входом пятого элемента

И и первыми входами восьмого и девятого элементов И, второй вход

2О восьмого элемента И подключен к выходу четвертого регистра, прямой вход третьего триггера соединен с вторым выходом блока синхронизации четвертый выход которого подклю25 чен ко второму входу девятого элемента И, выход которого соединен с прямым входом первого триггера, второй выход вычислителя соединен с выходом четвертого элемента И.

Источники информации, принятые во внимание при экспертизе

1. Вычислительная техника. Справочник под ред. Г.Д. Хасин и

Г.A. Корка, т. 1. М-Л., "Энергия", 1964, с. 63-71.

2. цеслуховский К.С. ЦифРовые диф: ференциальные анализаторы, M., "Машиностроение", 1968, с. 84, рис. 15 ,(прототип).

Составитель H. Палеева

Редактор H. Рогулич Техред F,.Ãàâðèëåøêî Корректор О. Билак

Заказ 100б1/71 Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауыская наб. д, 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ъ