Цифровой дифференциальный анализатор

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (61) Дополнительное к ввт, свид-ву— (22) Заявлено 1105,78 (21) 2615017/18-24 (53)М. Кл, G J 1/02 с присоединением заявки М (23) Приоритет

Государственный комитет

СССР но делам изобретений № открытн й

Опубликовано 250680, Бюллетень М 23

Дата опубликования описания 250680 (53) УДК 681 323 . 057 (088. 8) (72) Автор изобретения

И,М.Соколов (73) Заявитель (54) ЦИФРОВОЙ ДИФФЕРЕНЦИАЛЬНЫЙ АНАЛИЗАТОР

Изобретение относится к вычислительной технике и может быть исполь=.овано при построении вычислителей,: апраксиматоров и преобразователей различного рода функций, предназначенных для управлени я развертками индикаторов, фаэированных антенных решеток и других радиотехнических устройств, Известен цифровой дифференциальный анализатор, содержащий накапливающие сумматоры, блоки запоминания, блоки вычисления подынтегральных функций, блок хранения квантовых приращений, коммутаторы, преобразователи, блок ввода, блок управления, корректирующие блоки, блок хранения информации, формирователи (1) .

Такой анализатор содержит большое количество оборудования, Наиболее близким к предлагаемому по технической. сущности и достигаемому результату является анализатор содержащий запоминающее устройство, первые адресные шины которого связаны через дешифратор участков и счетчик участков с первыми выходами датчика исходных данных,а вторые адресные шины его подключены через дешифратор адреса приращений к регистрам адреса приращений, управляющие входы которых подключены к соответствующим выводам дешифратера приращений, связанного через счетчик приращений и блок сравнения с вторыми выходами датчика исходных данных, информационные выходы запоминающего устройства связаны через группу элементов И с входами регистров адреса приращениЯ и с первыми входами суммирующего блока, вторые входы которого подключены к выходам сумМирующего блока и связаны через вторую группу элементов

И с выходами цифрового дифференци15 ального анализатора, а внешние цепи управления подключены к входам блока управления (2) .

В этом анализаторе используется запоминающее устройство с зонами

20 участка и приращений, в которых соответственно записаны координаты начальных положений всех участков со всеми адресами приращений, необходимых для развертки этих участков, 25 функции, и непосредственно записаны все приращения функции необходимые для развертки этих участков, что при.водит к необходимости использовать накопитель запоминающего устройства

30 большого объема, а также приводит к

742977 необходимости использовать оложное и громоздкое устройство адресами зоны приращений запоминаюшего устройства.

Целью изобретения является упрощение схемы aíàëèýàòîðà.

Поставленная цель достигается тем, что цифровой дифференциальный анали(затор, содержащий запоминающее устройство, адресные входи которого через последовательно соединенные счетчик участков и дешифратор подключены к первой группе выходов блокф выдачи исходных данных, вторая группа выходов которого подключена к первой группе входов первого блока сравнения, вторая группа входов которого соединена с первой группой выходов счетчика прирашений, сумматОр, первая группа входов которого подключена к выходам элементов И первой группы, вторая группа входов сумматора и входы элементов И второй группы подключены к выходам сумматора, управляюшие входы элементов И первой и второй группы, управляющие входы сумматора и счетчика приращений соединены с соответствуюшими выходами блока управления, выход счетчИка участков подключен к первому входу блока управления, второй вход которого подключен к выходу первого блока сравнения, третий, четвертый и пятый входы блока управления являются соответственно первым, вторым и третьим входами анализатора, вход, блока выдачи исходных данных соединен с первым входом анализатора,, выходы которого подключены к выходам элементов И второй группы, содержит регистр приращения функции, регистр ограничения участка и второй блок сравнения, причем первая, вторая и третья группы выходов з апоминаюшего устройства соединены соответственно с третьей группой входов сумматора, входами регистра приращения функции и входами регистра ограничения участ- ка, управляющий вход которого соеди-/ нен с соответствующим выходом блока управления, а выходы подключены к первой группе входов второго блока сравнения, вторая группа входов которого подключена к второй группе выходов счетчика приращений, выход второго блока сравнения соединен с входами дешифратора, счетчика участ ков, счетчика приращений и с пятым

Входом блока управления, выход которого соединен с управляющим входом регистра прирашения функции, выходы которого подключены соответственно к входу сумматора и к входам элементов И первой группы.

На чертеже дана структурная схема предлагаемого анализатора, Он содержит запоминающее устройство 1, дешифратор 2, счетчик 3 участков, блок 4 выдачи исходных дан50

65 ных, регистр 5 приращения функции, регистр 6 ограничения участка, блох

7 сравнения, счетчик 8 приращений, блок 9 сравнени.я, группа элементов

И 10, сумматор 11, группа элементов

И 12, выходы 13 анализатора, блок 14 управления, входы 15, 16 и 17 анализатора.

Цифровой дифференциальный анализатор работает следующим образом.

При подаче внешнего импульса сброс на вход 17 блок 14 управления обеспечивает установку в нулевое исходное состояние всех регистров и счетчиков и обеспечивает блокировку генератора (на чертеже не показан) блока 14 управления, Затем при подаче внешнего импульса запуск на вход 16 подключается генератор блока 14 управления, обеспечивающий формирование на выходе его импульсов для управления последовательностью работы цифрового дифференциального анализатора. Далее подключается выход дешифратора 2 и из запоминаюшего устройства 1 (с выходов его) информация с координатами начального положения участка поступает на входы сумматора 11 и запоминается в нем, с вторых выходов запоминаюшего устройства 1 информация с приращением и со знаком прирашения функции (постоянный для выбранного участка) записывается в регистр

5 прирашения функции, а с третьих вйходов эапоминаюшего устройства 1 информация с указанием количества дискретов для выбранного участка„ в котором прирашение функции может считаться постоянным-линейным, записывается в регистр 6 ограничения участка, Количество дискретов для вибираемых участков может существенно отличаться для различных участков, При этом информация с приращением функции с выходов регистра 5 не поступает на входы сумматора 11„так как блок 14 управления отключает управ— ляющие входы группы элементов И 10.

Далее с приходом каждого импульса с выхода блока 14 управления результаты вычислений предыдушего такта выдаются через группу элементов И

12 на выходы 13 анализатора и одновременно эти импульсы поступают на счетный вход счетчика 8 приращений, который подсчитывает количество дискретов в выбранном участке функции, и также эти импульсы поступают на управляюшие входы группы элементов

И 10, обеспечивая тем самым передачу. приращения функции на входы сумматора 11р при этом информация с первых выходов запоминающего устройства 1 снимается, так как выход дешифратора 2 отключается, В сумматоре

11 осуществляется вычисление функции

742977 путем прибавления (если на вход сумматора 11 подается единица с соответствующего выхода регистра 5 приращения функции) или вычитания (если на вход сумматора 11 подается ноль с соответствующего выхода регистра

5 приращения функции) приращения функции к результату вычисления функции в предыдущем такте, поступающему на входы сумматора 11, При равенстве кодов на обоих входах блока 7 сравнения счетчик 8 приращений обнуляется, а счетчик 3 участков устанавливается в "следующее по порядку состояние, обеспечивая тем самым выборку информации с координатами начальíorî положения следующего по порядку выбираемого участка и информации с указанием количества днскретов для выбираемого участка. Эта выбранная информация поступает соответственно на входы сумматора 11 (непосредственно с первых выходов запоминающего устройства 1 или со вторых выходов его через регистр 5 приращения функции и группу элементов И 10) и на входы регистра 6 ограничения участка, Далее с приходом каждого импуль« са с выхода блока 14 управления результаты вычислений функций предыдущего такта выдаются через груПпу элементов И 12 на выходы 13 анализатора и одновременно эти импульсы поступают на счетный вход счетчика 8 приращений. Счетчик 8 приращений подсчитывает количество дискретов в выбранном участке. функции, а также эти импульсы поступают на управляющие входи группы элементов И 10, обеспечивая тем самым передачу приращения функции на входы сумматора

11, При этом в сумматоре ll осуществляется вычисление, функции путем прибавления (или вычитания) приращения функций к результату вычисления функций в предыдущем такте и т.д, до окончания вычисления заданной функ- 4 ции, т,е. до заполнения счетчика 8 приращений и счетчика 3 участков, после чего цикл работы повторяется, При подаче внешнего импульса ввод исходных данных на вход 15 на время его действия отключается генератор блока 14 управления и подключаются выходы блока 4 выдачи исходных данных к входам счетчика 3 участков и входам блока 9 сравнения, другие входы которого подключены к выходам счетчика 8 приращений, При этом обнуляются счетчик 8 приращений, сумматор 11, регистр 5 приращения функций, регистр 6 ограничения участка, а выходы группы элементов 40

И 12 отключаются, Затем подключается выход дешифратора 2 и из запоминающего устройства 1 информация с его первых выходов поступает на вхо-, ды сумматора 11, его вторых выходов 65

1 записывается s регистр 5 приращения функции, а с третьих выходов запоминающего устройства l информация записывается в регистр 6 ограничения участка, Далее с приходом каждого импульса с выхода блока 14 управления в сумматоре 11 происходит вычисление функции, но результат вычислений функции выдается на выходы 13 .

;цифрового дифференциального анализатора через группу элементов И 12 только при совпадении кодов на обоих входах блока 9 сравнения, импульс выхода которого обеспечивает также и блокировку генератора блока 14 управления.

После подачи импульса запуск на вход 16 генератор блока 14 управления разблокируется, после чего цикл работы повторяется °

Схема предлагаемого цифрового дифференциального анализатора упрощена, так как исключены регистры адреса приращений, дешифратор адреса приращений, дешифратор приращений и исключена зона приращений функции для всех участков вычисляемой функции в запоминающем устройстве, а также сокращена длина слов, записываемых в зону участка запоминающего устройства (длина слова с информацией, необходимой для записи в регистры приращения функции и ограничения участка значительно меньше длины слова с информацией, необходимой для записи в регистры адреса приращений).

Формула и зобретения

Цифровой дифференциальный анализатор,.содержащий запоминающее устройство, адресные входы которого через последовательно соединенные счетчик участков и дешифратор подключены к первой группе выходов блока выдачи исходных данных, вторая группа выходов которого подключена к первой группе входов первого блока сравнения, вторая группа входов которого соединена с первой группой выходов счетчика приращений, сумматор, первая группа входов которого подключена к выходам элементов И первой группы, вторая группа входов сумматора и входы элементов И второй группы подключены к выходам сумматора, управляющие входы элементов И первой и второй групп, управляющие входы сумматора и счетчика приращений соединены с соответствующими выходами блока управления, выход счетчика участков подключен к первому входу блока управления, второй вход которого подключен к выходу первого блока сравнения, третий, четвертый и пятый входы блока управления являются соответственно первым, вторым и третьим входами анализатора, вход блока выдачи исходных данных соединен

742977

ВНИИПИ Заказ 7927/2 Тираж 751 Подписное филиал ППП "Патент", r. Ужгород, ул. Проектная,4 с первым входом анализатора, выходы кОторого подключены к выходам элемен тов И второй группы, о т л и ч а юшийся тем, что, с целью упрощения он содержит регистр приращения функции, регистр ограничения уЧастка и второй блок сравнения, причем первая, вторая и третья группы вЫходов запоминающего устройства соединены соответственно с третьей группой входов сумматора, входами регистра приращения функции и входами регистра ограничения участка, управляющий вход которого соединен с соответствующим выходом блока управления, а выходы подключены к первой группе входов второго блока сравнения, вторая группа входов которого подключена к второй группе выходов счетчика приращений, выход второго блока сравнения соединен с входами дешифратора, счетчика участков, счетчика приращений и с пятым входом блока управления, выход котооого со5 единен с управляющим входом регистра приращения функции, выходы которого подключены соответственно к входу сумматора и к входам элементов И первой группы.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 294157, кл, .G 06 J 1/02, 1969.

2, Заявка Р 2065293/24, 15 кл, 6 06 J 1/02, 1974, по которой вынесено решение о выдаче авторского свидетельства (прототип).