Цифровой интегратор

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик 11,739566 (61) Дополнительное к авт. свид-ву— (22) Заявлено 04.01.78 (21) 2574680/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.е

G 06 J 1/02

Государственный комитет

Опубликовано 05.06.80. Бюллетень № 21 (53) УДК 681.325 (088.8) но делам изобретений и открытий

Дата опубликования описания 15.06.80 (72) Авторы изобретения

Г. Я. Кузьмин, М. С. Куприянов, Л. И. Шубина и В, Л. Кошкин (71) Заявитель (54) ЦИФРОВОЙ ИНТЕГРАТОР

Изобретение относится к вычислительным устройствам систем управления и может быть использовано в системах числового программного управления станками и другим технологическим оборудованием.

Известно устройство, содержащее регистр подинтегральной функции, счетчик тактовых импульсов и комбинационный блок из элементов И-ИЛИ (1).

Недостатком такого устройства является наличие комбинационного блока, число элементов которого растет с увеличением разрядности регистра подинтегральной функции.

Наиболее близким к изобретению по технической сущности является цифровой интег,ратор, содержащий блок преобразования подинтегральной функции, первый элемент И, блок итерации и программный блок, содержащий регистр сдвига, сумматор, первый вход которого подсоединен к выходу блока итераций, второй вход — к выходу регистра сдвига, а первый выход — к входу регистра сдвига, элемент задержки, входом соединенный с вторым выходом сумматора, второй элемент И, первый вход которого соединен с выходом элемента задержки, второй вход соединен с выходом блока итераций, а выход подсоединен к третьему входу сумматора, первый вход первого элемента И подсоединен к первому выходу сумматора, второй вход первого элемента И подсоединен к выходу регистра сдвига, третий вход первого элемента И подсоединен к выходу блока преобразования подинтегральной функции, а выход — к выходной шине. При этом второй элемент И включает непосредственно элемент И и элемент- НЕ (2).

Недостаток такого интегратора — большие затраты аппаратурных средств на реализацию программного блока, содержащего сумматор и сложные связи.

Целью изобретения является сокращение оборудования.

Указанная цель достигается тем, что в цифровом интеграторе, содержащем регистр подинтегральной функции, регистр сдвига, блок итераций, элементы И, НЕ, задержки, причем первый вход первого элемента И

20 соединен с выходом регистра подинтегральной функции, а выход является выходом интегратора, второй вход первого элемента И, первый вход второго элемента И и вход блока итераций соединены с выходом

739566 элемента задержки, вход которого через элемент НЕ соединен с выходом регистра сдвига, выход и второй вход второго элемента И соединены соответственно с входом первого разряда регистра сдвига и первым выходом блока итераций, второй выход которого соединен с управляющими входами регистра подинтегральной функции и регистра сдвига, выход которого соединен с его информациОнным входом.

На чертеже изображена структурная схема цифрового интегратора.

Цифровой интегратор содержит регистр 1 подинтегральной функции, регистр 2 сдвига, первый элемент И 3, блок итераций 4, второй элемент И 5, первый вход которого подключен к первому выходу блока итераций 4, второй выход которого подключен к управляющим входам регистра 1 подинтегральной функции и регистра 2 сдвига, выход которого подключен к его входу, а также через элемент НЕ 6 подключен к входу элемента задержки 7, выход которого подключен к второму входу первого элемента И 3, входу блока итераций 4 и к второму входу второго элемента И 5, выход которого подключен к входу первого разряда регистра 2. Первый вход первого элемента И 3 подключен к выходу регистра подинтегральной функции, а выход к выходу 8 интегратора.

Интегратор работает следующим образом.

В исходном состоянии регистр 2 сдви- 30 га обнулен, а в регистре 1 подинтегральной функции записано значение подинтегральной функции, причем старшими разрядами регистр подинтегральной функцйи тГодключен к первому элементу И 3. С первого и вто35 рого выходов блока итерации 4 поступают импульсы соответственно на управляющие входы регистра подинтегральной функции, регистра 2 сдвига и элемента И 5.

Информация в регистре 2 сдвигается в сторону младших разрядов, а в регистре 1 подинтегральной функции — в сторону старших разрядов. Элемент задержки ? задерживает информацию на 1 такт работы блока итераций 4.

Если в первом разряде регистра 2 записан нуль, то на выходе элемента НЕ возникает единица, которая поступает на элемент задержки 7. В первом такте эта единица через открытый элемент И 5 записывается в первый разряд регистра 2, открывает элемент И 3 и на выходе 8 появляется значение подинтегральной функции.

Единица с выхода элемента задержки 7 поступает также на вход блока итераций 4, что переводит его в режим настройки, в котором информация в регистре 1 подинтегральной функции и регистре 2 сдвига нормализуется (старший и младший разряды соответственно занимают правое положение).

В течение нормализации на первом выходе блока итераций импульсы отсутствуют. Если в первом разряде записана единица, то сдвиг информации происходит до разряда, в котором записан нуль, после чего цифровой интегратор работает также, как описано выше.

После режима настройки цикл работы интегратора повторяется. Переполнение регистра сдвига свидетельствует об 6кончании работы интегратора.

Таким образом, цифровой интегратор позволяет сократить оборудование (исключить сумматор) по сравнению с прототипом без снижения функциональных возможностей;

Формула изобретения

Цифровой интегратор, содержащий регистр подинтегральной функции, регистр сдвига, блок итераций, элементы И, НЕ, задержки, причем первый вход первого элемента И соединен с выходом регистра подинтегральной функции, а выход является выходом интегратора, отличающийся тем, что, с целью сокращения оборудования, вто-, рой вход первого элемента И, первый вход второго элемента И и вход блока итераций соединены с выходом элемента задержки, вход которого через элемент НЕ соединен с выходом регистра сдвига, выход и второй вход второго элемента И соединены соот-. ветственно с входом первого разряда регистра сдвига и первым выходом блока итераций, второй выход которого соединен с управляющими входами регистра подинтегральной функции и регистра сдвига, выход которого соединен с его информационным входом.

Источники информации, принятые во внимание при экспертизе

1. Патент США № 2910237, кл. 235—

150.3, 1959.

2. Авторское свидетельство СССР № 420427, кл. G 06 J 1/02, 1976 (прототип). 739566

Редактор Л. Волкова

Заказ 2927/44

Составитель И. Хазова

Техред К, Шуфрич Корректор Г. Решетник

Тираж 751 Подписное

ИНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4