Цифровой интегратор

 

Союз Советских

Социалистических

Реслублик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВМ ИТЕЛЬСТВУ

{61) Дополнительное к авт. свид-ву

{22) Заявлено 05Л379 {2t) 2732183/18-24 . (51)М. Кл. с присоединением заявки t40

6 06 Э 1/02 даретвеииый комитет

СССР ио делам изобретеиий и открытий

{23) Приоритет—

Опубликовано 150231. Бюллетень 89.6 (53) УДК 681.14 (088. 8) Дата опубликования описания 1502,81

И.К. Абаджи, В.Н. Пугачев и М.С. Сивашев

° ° ° °

{72) Авторы изобретения

{71) Заявитель (54) ЦИФРОВОЯ ИНТЕГРАТОР

Изобретение относится к вычислительной технике и может быть исполь зовано при построении цифровых интегрирующих структур вычислительных устройств.

Известен цифровой интегратор с тернарным способом кодирования вход ных и выходных величин, реализующих различные формулы численного интегр рования, содержащий сумматор для. получения нового значения подынтегральной функции, блок умножения, сумматор остатка и два регистра для хранения подынтегральной функции и остатка интеграла (1) .

Недостатком такого интегратора является наличие погрешности, связанной с выбором того или иного метода численного интегрирования, и погрешности, накапливающейся во времени при.прерывистом характере процесса интегрирования, т.е. ког na независимая переменная изменяет во времени свою величину по модулю и знаку.

Наиболее близким по технической сущности к предлагаемому является интегратор, содержащий регистр и сумматор подынтегральной функции, входной блок и входную клемму приращений подынтегральной функции, стохастический переключатель, блок умножения, входную клемму прираще.— ний независимой переменной, сумматор и регистр приращений интеграла, выходной блок и выходную клемму приращений. интеграла. Входящий в состав известного устройства стохастический переключатель позволяет в процессе интегрирования переходить с метода прямоугольников с недостатком на метод прямоугольников с избытком и наоборот (2) .

35 Однако применение стохастического переключателя, позволяющего усреднять значения интеграла, т.е. снижать погрешность метода интегрирования при незначительном уве29 личении аппаратурных затрат, не приводит к уменьшению погрешности, накапливающейся во времени при прерывистом характере вычисления с переменным знаком приращений незави25 симой переменной, и эта погрешность при длительных процессах вычисления может достигать значительной величины.

Цель изобретения — повышение точности.

805362.Цель достигается тем, что в цифровой интегратор, содержащий сумматор подынтегральной .,функции, первый вход которого соединен через блок ввода со входом приращений подынтегральной функции интегратора, регистр подынтегральной функции, выход которого подключен к первому входу переключателя и второму входу сумматора подынтегральной функции, выход которого соединен со входом регистра подынтегральной функции и вторым входом переключателя, выход которого соединен с первым входом блока умножения, второй вход которого соединен со входом приращений независимой переменной интегратора, выход блока умножения соединен с первым входом сумматора приращений интеграла, выход которого подключен через блок вывода к выходу интегра- тора:и через регистр приращений интеграла — ко второму входу сумматора приращений интеграла, введены блок памяти и узел сброса, причем выход блока умножения соединен с первым входом блока памяти, выход которого подключен к третьему входу сумматора приращений интеграла, второй вход блока умножения соединен с первым входом узла сброса, второй вход которого подключен к синхрониэирующему входу интегратора, выход узла сброса сое инен со вторым входом блока памяти.

Блок-схема цифрового интегратора представлена на чертеже.

Устройство содержит регистр 1 подынтегральной функции, сумматор 2 подынтегральной функции, блок 3 ввода, вход 4 приращений подынтегральной .функции, переключатель 5 (стохастический), блок 6 умножения, вход 7 пр.-.ращений независимой rieременной, суглматор 8 приращений интеграла, регистр 9 приращений интеграла, блок 10 вывода, выход 11 приращений интеграла., блок 12 памяти, узел 13 сброса, синхронизирующий вход 14.

Блок памяти 12 предназначен для хранения результата произведения подынтегральной функции на независимую переменную, т.е. приращения интеграла от предыдущего шага интегрирования и знака этого приращения до возобновления процесса вычисления с тем, чтобы на первом шаге интегрирования после возобновления процесса вычисления, сформировать новое значение интег.:ала от предыдущего шага интегрирования. Узел 13 сброса предназначен для формирования сигнала сброса для блока памяти 12 после каждого шага интегрирования, если процесс вычисления носит непрерывный характер.

Цифровой интегратор работает следующим образом.

Приращения подынтегральной функ. ции со входа 4 через блок 3 поступают на один иэ входов сумматора 2 и записываются в регистре 1, где и хранятся все время, пока будет идти процесс вычисления. Приращения независимой переменной через вход 7 поступают на один из входов блока 6 умножения, на другой вход которого поступают значения подынтегральной функции иэ регистра 1 и сумматора 2 через стохастический переключатель

5. В блоке 6 умножения идет процесс умножения значения подынтегральной функции на независимую переменную.

Приращения интеграла, полученные в результате умножения, поступают на одиг(иэ входов сумматора 8 приращений интеграла и записываются в регистре 9. Приращения интеграла с вьхода сумматора 8 через блок 10

20 поступают на выход 11. Стохастический переключатель 5 позволяет переходить в процессе вычисления по случайному закону с метода интегрирования по прямоугольникам с избыткЬм на метод интегрирования по прямоугольникам с недостатком. Приращения независимой переменной со входа 7 поступают также и на один иэ входов узла 13 сброса, на второй вход которого поступают импульсы синхронизации со входа 14. Ясли íà i-том шаге интегрирования на выходе блока 6 умножения появится приращение интеграла, то оно. запишется не только в регистре 9, но и в блоке 12 памяти, пройдя на один из его входов. Если процесс вычисления не прекратится, то узел 13 сброса сформирует сигнал сброса блока 12 памяти, и процесс интегрирования протекает обычным путем. Узел 13 сброса формирует сигнал сброса при непрерывном характере процесса вычисления на каждом шаге интегрирования. Если íà i-том шаге интегрирования процесс вычисления

45 прекратится, то сигнал сброса не сформируется и при наличии на выходе блока 6 умножения приращения интеграла, на данном шаге интегрирования, последний запишется в блоке 12 памяти (модуля и знака приращения интеграла) и будет храниться в нем со своим знаком до возобновления процесса вычисления. При возобновлении процесса вычисления на первом же (i + 1) шаге интегрирования это приращение интеграла, пройдя на один из входов сумматора 8,.просуммируется с текущим значением интеграла, хранящимся в регистре 9, и таким образом сформируются новое значение

60 интеграла от предыдущего i-того шага интегрирования. Информация о приращении интеграла, хранящаяся в блоке

12 памяти, сбросится сигналом от узла 13 сброса, и далее процесс вы65 числения протекает обычным путем.

805362

Формула изобретения

Составитель Н. Палеева

Редактор Л. Повхан Техред Л.Пекарь КорРектор Р. Макаренко

Заказ 10906/74 Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектчая, 4

Таким образом, накапливающаяся погрешность, связанная с прерывистым характером вычисления, отсутствует, и ошибка вычисления не превышает единицы приращения интеграла.

Цифровой интегратор при незначительных аппаратурных затратах увеличивает точность вычислительных устройств. цифровой интегратор, содержащий сумматор подынтегральной функции, первый вход которого соединен через блок ввода со входом приращений подынтегральной функции интегратора, регистр подынтегральной функции, выход которого подключен к первому входу переключателя и второму входу сумматора подынтегральной функции, выход которого соединен со входом регистра подынтегральной функции и вторым входом переключателя, выход которого соединен с первым входом блока умножения., второй вход которого соединен со .входом приращений независимой переменной интегратора, выход блока умножения соединен с первым входом сумматора при-. ращений интеграла, выход которого подключен через блок вывода к выходу интегратора и через регистр приращений интеграла - ко второму входу сумматора, приращений интеграла, отличающийся тем, что, с целью повышения точности, в него введены блок памяти и узел сброса, прием выход блока умножения соединен с первым входом блока памяти, выход которого подключен к третьему входу сумматора приращений, интеграла, второй вход блока умножения соединен с первым входом

f$ узла сброса, второй вход которого подключен к синхронизирующему входу интегратора, выход узла сброса соединен со вторым входом блока памяти.

20 Источники информации, принятые во внимание прн экспертизе

1. Алексеенко А.Г, и др. Применение КХДП ИС, ГОНТИ-5, вып. 3, 1976, с. 6-8.

2. Авторское свидетельство СССР

Р 357570, кл. G 06 С 7j18, 1973 (прототип) °