Интегрирующее устройство

Авторы патента:

ГАРМАШ АНАТОЛИЙ НИКОЛАЕВИЧ

G06J1/02 - дифференциальные анализаторы

«i>781849

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ .СВИ ЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву (22) Заявлено 1312,78 (21) 2725589/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 2 1180. Бюллетень ¹ 43

Дата опубликованию описания 25.1180 (51)М. Кл з

G 06, J 1/02

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 14 (088. 8) (72) Автор изобретения

А. Н. Гармаш (71) Заявитель

Таганрогский радиотехнический институт им. В.Д. Калмыкова (54) ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной. технике и может быть использовано при разработке цифровых интегрирующих машин и структур. известны цифровые интеграторы, со- 5 стоящие иэ сумматоров, регистров, блоков умножения и выходных блоков. Такие устройства обладают высоким быстродействием 1.11 .

Однако при интегрировании с их по- 10 мощью уравнений Шеннона возникают трудности в расчете начальных значений переменных и в органиэации вычислений на начальном участке интегрирования, 15

Кроме того, в устройствах ошибка вычисления в одном или нескольких шагах интегрирования может существенно повлиять на конечный результат.

Наиболее близким к предлагаемому 20 по технической сущности является цифровой интегратор, содержащий сумматор, регистр подынтегральной функции,схему умножения, узел формирования и хранения выходных величин 21. 25

Однако при использовании таких устройств необходимо предварительно рассчитывать начальные значения всех переменных, входящих в исходную сйстему уравнений Шеннона,что существенно за-Зр трудняет их применение для решения задач управления в темпе процесса. Ошибка в одном из шагов интегрирования в таком интеграторе может привести к существенному искажению результата вычисления.

Цель изобретения вЂ” повышение надежности устройства.

Поставленная цель достигается тем, что в устройство, содержащее сумматор, выход которого соединен через регистр подынтегральной функции с первым входом сумматора и непосредственно с первым входом узла умножения, выход которого подключен к первому входу узла хранения выходных величин, введены узел преобразования переменной интегрирования, элемента И, ИЛИ, причем выход узла преобразования переменной интегрирования подключен к первому входу первого элемента И и вторым входам узла хранения выходных величин и узла умножения, выход которого соединен с первым входом второго элемента И, управляющий вход устройства соединен со вторыми входами- элементов И, выходы которых соединены соответственно с первым и вторым входами элемента ИЛИ, выход элемента ИЛИ подключен к первому входу узла преоб781849 разования перменной интегрирования, второй вход каждого подключен к информационному входу устройства, выход узла хранения выходных величин является информационным выходом устройства.

На чертеже приведена блок-схема устройства.

Устройство содержит сумматор 1, регистр 2 подынтегральной функции, узел 3 умножения, узел 4 хранения выходных величин, узел 5 преобразования переменной интегрирования, элементы

И б, 7; элемент ИЛИ 8, вход 9 (шина приращения подынтегральной функции), вход 10 (шина переменной интегрирования), вход 11(шина управляющих импуль- 15 сов) и выход 12 устройства.

С помощью узла 5 преобразования переменной интегрирования осуществляется ее представление в каждом шаге решения потоком многоразрядных прира- gQ щений ЧЯ, каждое иэ которых в прямом коде имеет не более одной единицы в значащих разрядах по формуле

I ,если 7=1

Ъ с,цу Q-.,если =О с

Ъя.= .-1:. ч 5=

Здесь Y вЂ” значение переменной

И, интегрирования в i-ном шаге решения, .

n вЂ” показатель, определяющий вес стар-З5 щего разряда максимального значения приращения Ч ; Р вЂ” оператор, учитывающий первое изменение знака рассогласования При таком представлении переменной интегрирования умножение подынтеграль-4О ной функции на величину приращения переменной интегрирования эквивалентно=сдвигу значения подынтегральной функции на некоторое число разрядов вправо". Для обеспечения максимального быстродействия необходимо в качестве выбирать максимально допустимое значение шага интегрирования при заданной точности вычислений..

Выход узла 5 преобразования переменной интегрирования соединен со входами узла 3, элемента И б и узла 4, причем приращения ЧЦ поступают иа входы элемента И б или узла 4 в зави симости от метода реализации исходной

" системы в явном или неявном виде. Сумматор 1 и регистр 2 предназначены для образовании текущего значения подынтегральной функции, величина которой поступает затем на вход узла 3. Если йсходная система уравнений реализует- Я} ся"в явном вйде, то результат умножения значения подынтегральной функции вЂ” на величину приращения ф поступает на вход узла 4, если система уравнеййй реализуется в неявном виде, то результат умножения через элементы

И 7 и ИЛИ 8 поступает на вход обратной связи узла 5.

Устройство работает следующим образом.

Каждый шаг решения разбивается на (1+ ) шагов интегрирования, где определяется величиной Ч,1 и числом разрядов m для представления приращений по формуле

+ m вЂ” 1 = 2 4 m вЂ” 1 (2)

"Ъ

В первом (начальном) шаге интегрирования каждого i-ro шага решения на вход узла 5 по шине 10 поступает значение переменной интегрирования (аргумента) данного шага решения, в регистр 2 через сумматор 1 по шине 9 в зависимости от реализуемой операции записывается значение подынтегральной функции для аргумента равного нулю, или значение подынтегральной функций для данного шага решения (например, при вычислении функций Y

Х1, Y = SinX в регистр 2 записывается нуль, при вычислении функции

Y = Cos Х вЂ” единица, при выполнении операций умножения и деления записывается значение подынтегральной функции данного шага решения). В зависимости от реализации в данном интеграторе исходной системы дифференциальных уравнений в явном или в неявном виде сигналом иэ устройства управления по шине 11 подготавливается к работе соответственно элемент И б или 7, разрешается поступление на вход узла

4 соответственно значения Ч $ c выхода узла 5 или значения произведения с выхода уэла 3.

Со второго шага интегрирования начинается преобразование переменной интегрирования данного шага решения в поток многоразрядных приращений в соответствии с формулой (1). На вход

9 поступает приращение подынтегральной функции M$„ а на вход узла 3 приращения бЯ . Величина подынтегральной функции g > поступает на узел 3, где умножается на значащий рязряд приращения Ч .

Если исходное дифференциальное уравнение реализуется в явном виде, то приращение 1 через обратную связь, включающую элементы И б и

ИЛИ 8, поступает на вход узла 5, а результат умножения поступает в узел

4 и далее по шине 12 на выход устройства.

Если йсходное уравнение реализуется в неявном виде, то на вход узла 5 через обратную связь, включающую элементы И 7 и ИЛИ 8, поступает результат умножения, а на вход узла 4 и на выход 12 вЂ” прйращение Ч, . Выходная величина данного мага решения формируется как. алгебраическая сумма приходящих на вход узла 4 значений и выдается через выход 12 устройства в

781849 первом (начальном) шаге интегрирования следующего (i+1)-го шага решения.

Рассмотрим реализацию операции умножения Z = х у и функциональной зависимости Z

k х

В первом случае исходное дифференциальное уравнение в разностной форме имеет вид

Ч2 j = х 95qg

В первом (начальном) шаге интегрирования i-го шага решения в регистр 2 ® заносится значение Х, в узел 5 поступает значение Y . Сигналом иэ устройства управления подготавливается к работе элемент И б, на вход узла 4 разрешается поступление результата ум- 35 ножения. В каждом последующем шаге интегрирования данного i-го шага решения реализуется формула (1) и вычисляются значения ЯЕ = х Я Х =X . V 2-, Через (1+а)

5 шагов интегрирования с выхода узла 4 выдается искомое значение произведе- ния 1 .

Прй вычислении функциональной эа- 25 висимости Z = исходное дифференk х циальное уравнение записывается в форме

x .+Z g = Qk

30 и реализуется в неявйом виде. В первом (начальном) шаге интегрирования

i-го шага решения в регистр 2 заносится значение Х„, н узел 5 поступает значение К. Сигналом из устройства управления подготавливается к работе элемент И 7, на вход узла 4 разрешается поступление приращения Ч, . В каждом последующем шаге интегрйрования данного i-ro шага реализуется . щ формула (1) и вычисляются значения

Исйольэование данного устройства позволяет интегрировать дифференциальные уравнения без .предварительного расчета начальных значений входящих в него переменных и беэ отработки начального участка,.что расширяет область применения интеграторов для решения задач управления в темпе процесса.

Применение интегратора потоков многозарядных приращений увеличивает 55 также вероятность получения правильного результата вычислений при решении непрерывных задач. Если изнестные цифровые интеграторы реализуют раэностную схему интегрирования системы уравнений Шеннона на отрезке от Х Х„ до Х = Х;(i -=1,2.....) и ошибка в од- ном из шагов решения может принести к существенному искажению конечного результата, то предлагаемый интегратор потоков многоразрядных приращений осущестнляет в каждом шаге интегрирования исходной системы на отрезке изменения аргумента от Х = 0 до

Х = Х . При такой организации вычислений результат каждого шага решения не зависит от предыдущих вычислений, что значительно повышает надежность работы интегратора потоков многоразрядных приращений.

Формула изобретения

Интегрирующее устройство, содержащее сумматор, выход которого соединен через регистр подынтегральной функции с первым входом сумматора и непосредственно с первым входом узла умножения, выход которого подключен к первому входу узла хранения выходных величин, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в устройстно введены узел преобразования переменной интегрирования, элементы И, ИЛИ, причем выход узла преобразования переменной интегрирования подключен к первому входу первого элемента И и вторым входом узла хранения выходных величин и узла умножения, выход которого соединен с первым входом второго элемента И, управляющий вход устройства соединен со вторыми входами элементов И, выходы которых соединены соответственно с первым и вторым входами элемента ИЛИ, выход элемента ИЛИ подключен к первому .входу узла преобразований переменной интегрирования, второй вход каждого подКлючен к информационному входу устройства, выход узла хранения выходных величин является информационным выходом устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ф 409248, кл. G 06 J 1/02, 1974.

2. Авторское свидетельство СССР

В 418864, кл. G 06 J 1/02, 1974 (прототип).

781849

МММ4 - Ъ:."М

I Составитель Н. Палеева

Редактор В. Еремеева Техред С. Мигунова Корректор В. Синицкая

ВЮбю э,-м:»«оямь,,. «

Заказ 8143/56 . Тирам 751 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий